ZHCSX40B September 2024 – June 2025 ADC3668 , ADC3669
PRODUCTION DATA
采樣時鐘輸入設(shè)計為采用外部交流耦合和端接以差分方式驅(qū)動。ADC 提供內(nèi)部共模電壓偏置,如圖 8-8 所示。
內(nèi)部采樣時鐘路徑設(shè)計用于降低殘余相位噪聲的影響。采樣時鐘電路需要專用的低噪聲電源,以實現(xiàn)出色的相位噪聲和抖動性能。內(nèi)部殘余時鐘相位噪聲對時鐘振幅也很敏感。
內(nèi)部殘余時鐘噪聲由兩個部分組成:1) 相位噪聲和 2) 振幅噪聲,如表 8-1 所示。相位噪聲會隨輸入頻率和采樣率而變化 (20*log(fIN/FS)),而振幅噪聲則不會隨之變化。
| 頻率偏移 (MHz) | 相位噪聲 (dBc/Hz) | 振幅噪聲 (dBc/Hz) |
|---|---|---|
| 0.001 | -130 | -129 |
| 0.01 | -140 | -139 |
| 0.1 | -150 | -149 |
| 1 | -160 | -159 |
| 3 | -165 | -164 |
| 10 | -165 | -164 |
內(nèi)部時鐘噪聲也取決于外部時鐘振幅。圖 8-11 至圖 8-14 展示了在時鐘振幅范圍內(nèi)不同輸入頻率對應(yīng)的預(yù)期交流性能。