ZHCSX40B September 2024 – June 2025 ADC3668 , ADC3669
PRODUCTION DATA
8.4.2 數字通道平均
ADC366x 包括數字通道均值計算功能，有助于改善 ADC 的動態范圍（請參閱圖 8-71）。相同的輸入信號在外部提供給兩個 ADC 輸入，而兩個 ADC 的輸出在內部進行平均處理。通過取平均值，不相關噪聲（即 ADC 熱噪聲）改善了 3dB，而相關噪聲（即時鐘路徑中的抖動和基準噪聲）不受影響。因此，在低輸入頻率下，取平均值操作可以帶來接近 3dB 的改善，但在 SNR 主要受時鐘抖動影響的高輸入頻率下，取平均值操作的效果較小。通過使用 DDC MUX 選擇寄存器，可以在通道 A 或 B 的數字輸出上直接輸出數字平均模塊的輸出，也可以將其路由到數字抽取濾波器。
圖 8-71 數字通道平均示意圖通過以下寄存器寫入可以啟用數字均值計算功能：
| ADDR | DATA | 說明 |
|---|---|---|
| 0x162 | 0x04 | 啟用復數抽取 |
| 0x163 | 0x02 | 將 <DDC0 MUX> 配置為輸入“2x 平均輸出 ((ChA + ChB) / 2)” |
| 0x169 | 0x20 | 將 <NUM of DDCS> 設置為 1（單 DDC 模式）并將 <COMMON DECIMATION> 設置為 0（DDC 旁路） |
數字均值計算功能每次進行 2x AVG 處理，可將不相關噪聲降低 3dB，而相關噪聲則不會因均值計算而改善。一些主要的噪聲源是相關的，例如時鐘抖動（外部或第一時鐘輸入緩沖器）或電源噪聲，而其他噪聲源（例如 ADC 熱噪聲和時鐘分配緩沖器）則是不相關的。圖 8-72 至圖 8-75 展示了無內部均值計算與 2x 內部均值計算的 FFT 比較。
SNR：在接近 ADC 滿量程的情況下工作時，一些 SNR 限制是抖動所致，因此 SNR 改善并未達到 3dB (2x AVG)。隨著輸入滿量程減小，時鐘抖動對 SNR 的影響變小，SNR 改善會逐漸接近每 2x AVG 提升 3dB。使用數字抽取時，可以觀察到相同的現象。隨著抽取因子增加，除非輸入信號振幅減小，否則近端噪聲（相關噪聲）會逐漸占據主導。
SFDR：各 ADC 中低階諧波 (HD2-HD5) 和 IMD3 的振幅通常相似；因此，采用均值計算帶來的改善很小。
| SNR = 75.3dBFS |
（FIN = 105MHz，AIN = ?1dBFS）
| SNR = 76.4dBFS |
（FIN = 105MHz，AIN = ?20dBFS）
| SNR = 77.4dBFS |
（FIN = 105MHz，AIN = ?1dBFS）
| SNR = 78.9dBFS |
（FIN = 105MHz，AIN = ?20dBFS）