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ZHCSY43 April 2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA

封裝選項

請參考 PDF 數據表獲取器件具體的封裝圖。

機械數據 (封裝 | 引腳)

RSB|40

散熱焊盤機械數據 (封裝 | 引腳)

訂購信息

5.8 時序要求

除非另有說明，否則典型值在 T_? = 25°C 下測得，MIN 和 MAX 時間值在完整溫度范圍 T_MIN = –55°C 到 T_MAX = 105°C 內表征，且未經生產測試，ADC 采樣率 = 125 MSPS，50% 時鐘占空比，AVDD = IOVDD = 1.8 V，1.6 V 外部參考，以及 –1-dBFS 差分輸入

參數		測試條件	最小值	標稱值	最大值	單位
ADC 時序規格
t_AD	孔徑延遲			0.85		ns
t_A	孔徑抖動	具有快速邊緣的方波時鐘		250		fs
t_J	DCLKIN 上的抖動				±50	ps pk-pk
+6 dB 過載條件下的恢復時間		預期值 1 dB 范圍內的 SNR		1		時鐘周期
t_ACQ	信號采集周期	以采樣時鐘下降沿為基準		-T_S/4		采樣時鐘周期
t_CONV	信號轉換周期	以采樣時鐘下降沿為基準		6		ns
喚醒時間	斷電后的數據有效時間。內部基準。	已啟用帶隙基準，單端時鐘		13		us
		已啟用帶隙基準，差分時鐘		15		us
		已禁用帶隙基準，單端時鐘		2.4		ms
		已禁用帶隙基準，差分時鐘		2.3		ms
	斷電后的數據有效時間。外部 1.6V 基準。	已啟用帶隙基準，單端時鐘		13		us
		已啟用帶隙基準，差分時鐘		14		us
		已禁用帶隙基準，單端時鐘		2.0		ms
		已禁用帶隙基準，差分時鐘		2.2		ms
t_S，SYNC	SYNC 輸入信號的設置時間	以采樣時鐘上升沿為基準	500			ps
t_H，SYNC	SYNC 輸入信號的保持時間	以采樣時鐘上升沿為基準	600			ps
ADC 延遲	信號輸入到數據輸出	1/2 線 SLVDS		1		時鐘周期
		1 線 SLVDS		1
		2 線 SLVDS		2
添加。延遲	2 倍實時抽取率			21		輸出時鐘周期
	2 倍復雜抽取率			22
	4 倍、8 倍、16 倍、32 倍實時或復雜抽取率			23
接口時序：串行 LVDS 接口
t_PD	傳播延遲：采樣時鐘下降沿到 DCLK 上升沿	采樣時鐘下降沿到 DCLKIN 上升沿的延遲小于 2.5ns。 T_DCLK = DCLK 周期 t_CDCLK = 采樣時鐘下降沿到 DCLKIN 下降沿	2 + T_DCLK + t_CDCLK	3 + T_DCLK + t_CDCLK	4 + T_DCLK + t_CDCLK	ns
t_PD	傳播延遲：采樣時鐘下降沿到 DCLK 上升沿	采樣時鐘下降沿到 DCLKIN 上升沿的延遲大于或等于 2.5ns。 T_DCLK = DCLK 周期 t_CDCLK = 采樣時鐘下降沿到 DCLKIN 下降沿	2 + t_CDCLK	3 + t_CDCLK	4 + t_CDCLK	ns
t_CD	DCLK 上升沿到輸出數據延遲， 2 線 SLVDS，14 位	Fout = 65 MSPS，DA/B0,1 = 455 MBPS	0	0.1		ns
		Fout = 80 MSPS，DA/B0,1 = 560 MBPS	0	0.1
		Fout = 125 MSPS，DA/B0,1 = 875 MBPS	-0.2	0.1
	DCLK 上升沿到輸出數據延遲， 1 線 SLVDS，14 位	Fout = 65 MSPS，DA/B0 = 910 MBPS	0	0.1
	DCLK 上升沿到輸出數據延遲， 1 線 SLVDS，16 位	Fout = 10MSPS，DA/B0 = 160MBPS	0	0.1
		Fout = 25MSPS，DA/B0 = 400MBPS	0	0.1
		Fout = 62.5MSPS，DA/B0 = 1000MBPS	-0.6	0.1
	DCLK 上升沿到輸出數據延遲， 1/2 線 SLVDS，16 位	Fout = 5MSPS，DA0 = 160MBPS	0	0.1
		Fout = 10MSPS，DA0 = 320MBPS	0	0.1
		Fout = 25MSPS，DA0 = 800MBPS	0	0.1
t_DV	數據有效，2 線 SLVDS，14 位	Fout = 65 MSPS，DA/B0,1 = 455 MBPS	1.8	1.9		ns
		Fout = 80 MSPS，DA/B0,1 = 560 MBPS	1.4	1.5
		Fout = 125 MSPS，DA/B0,1 = 875 MBPS	0.6	0.8
	數據有效，1 線 SLVDS，14 位	Fout = 65 MSPS，DA/B0 = 910 MBPS	0.6	0.8
	數據有效，1 線 SLVDS，16 位	Fout = 10MSPS，DA/B0 = 160MBPS	5.7	5.8
		Fout = 25MSPS，DA/B0 = 400MBPS	2.0	2.1
		Fout = 62.5MSPS，DA/B0 = 1000MBPS	0.5	0.6
	數據有效，1/2 線 SLVDS，16 位	Fout = 5MSPS，DA0 = 160MBPS	5.7	5.8
		Fout = 10MSPS，DA0 = 320MBPS	2.7	2.8
		Fout = 25MSPS，DA0 = 800MBPS	0.8	0.9
串行編程接口（SCLK、SEN、SDIO）- 輸入
f_CLK,SCLK	串行時鐘頻率				20	MHz
t_S,SEN	SEN 下降沿到 SCLK 上升沿		10			ns
t_H,SEN	SCLK 上升沿到 SEN 上升沿		9
t_S,SDIO	從 SCLK 上升沿的 SDIO 設置時間		17
t_H,SDIO	從 SCLK 上升沿的 SDIO 保留時間		9
串行編程接口 (SDIO) - 輸出
t_OZD	在讀取操作期間從第 16 個 SCLK 周期的下降沿到 SDIO 從三態轉換至數據生效的延遲時間		3.9		10.8	ns
t_ODZ	從 SEN 上升沿到 SDIO 從數據生效轉換至三態的延遲時間		3.4		14
t_OD	在讀取操作期間從第 16 個 SCLK 周期的下降沿到 SDIO 生效的延遲時間		3.9		10.8