LMK5C22212AS1

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具有 BAW VCO 和 IEEE-1588/C 支持的三 DPLL、雙 APLL、雙路輸入和 12 路輸出網(wǎng)絡(luò)同步器

產(chǎn)品詳情

Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 50 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Supply voltage (min) (V) 3.135 Supply voltage (max) (V) 3.465 Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm2 9 x 9
  • 基于 BAW VCO 的超低抖動(dòng)無(wú)線基礎(chǔ)設(shè)施和以太網(wǎng)時(shí)鐘
    • 在 491.52MHz 下典型 RMS 抖動(dòng)為 40fs，最大 RMS 抖動(dòng)為 57fs
    • 在 245.76MHz 下典型 RMS 抖動(dòng)為 50fs，最大 RMS 抖動(dòng)為 62fs

  • 2 個(gè)高性能數(shù)字鎖相環(huán) (DPLL) 搭配 2 個(gè)模擬鎖相環(huán) (APLL)

    • 可編程 DPLL 環(huán)路帶寬范圍為 1mHz 至 4kHz
    • DCO 頻率調(diào)節(jié)步長(zhǎng) < 1ppt
  • 2 個(gè)差分或單端 DPLL 輸入
    • 1Hz (1PPS) 至 800MHz 輸入頻率
    • 數(shù)字 保持 和 無(wú)中斷切換
  • 12 個(gè)采用可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分輸出
    • 當(dāng)在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 個(gè) LVCMOS 頻率輸出并在 OUT2_P/N 至 OUT11_P/N 上配置 10 個(gè)差分輸出時(shí)，最多總共 16 個(gè)頻率輸出
    • 支持可編程擺幅和共模的 1Hz (1PPS) 至 1250MHz 輸出頻率
    • 符合 PCIe 第 1 代到第 6 代標(biāo)準(zhǔn)
  • I2C 或 3 線/4 線 SPI
  • 基于 BAW VCO 的超低抖動(dòng)無(wú)線基礎(chǔ)設(shè)施和以太網(wǎng)時(shí)鐘
    • 在 491.52MHz 下典型 RMS 抖動(dòng)為 40fs，最大 RMS 抖動(dòng)為 57fs
    • 在 245.76MHz 下典型 RMS 抖動(dòng)為 50fs，最大 RMS 抖動(dòng)為 62fs

  • 2 個(gè)高性能數(shù)字鎖相環(huán) (DPLL) 搭配 2 個(gè)模擬鎖相環(huán) (APLL)

    • 可編程 DPLL 環(huán)路帶寬范圍為 1mHz 至 4kHz
    • DCO 頻率調(diào)節(jié)步長(zhǎng) < 1ppt
  • 2 個(gè)差分或單端 DPLL 輸入
    • 1Hz (1PPS) 至 800MHz 輸入頻率
    • 數(shù)字 保持 和 無(wú)中斷切換
  • 12 個(gè)采用可編程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分輸出
    • 當(dāng)在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 個(gè) LVCMOS 頻率輸出并在 OUT2_P/N 至 OUT11_P/N 上配置 10 個(gè)差分輸出時(shí)，最多總共 16 個(gè)頻率輸出
    • 支持可編程擺幅和共模的 1Hz (1PPS) 至 1250MHz 輸出頻率
    • 符合 PCIe 第 1 代到第 6 代標(biāo)準(zhǔn)
  • I2C 或 3 線/4 線 SPI

LMK5C22212AS1 是一款高性能網(wǎng)絡(luò)同步器和抖動(dòng)清除器，旨在滿足無(wú)線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴(yán)格要求。

該器件附帶軟件支持，用于實(shí)現(xiàn) IEEE-1588 PTP 同步到主基準(zhǔn)時(shí)鐘源。如需更多信息，請(qǐng)聯(lián)系 TI。

該網(wǎng)絡(luò)同步器集成了 2 個(gè) DPLL，可通過可編程環(huán)路帶寬提供無(wú)中斷切換和抖動(dòng)衰減功能，無(wú)需外部環(huán)路濾波器，更大限度地提升了靈活性和易用性。每個(gè) DPLL 相位將配對(duì)的 APLL 鎖定到基準(zhǔn)輸入。

APLL1 具備采用 TI 專有體聲波 (BAW) 技術(shù)的超高性能 PLL（稱為 BAW APLL），可在 491.52MHz 頻率下生成具有 40fs（典型值）/60fs（最大值）RMS 抖動(dòng)（12kHz 至 20MHz）的輸出時(shí)鐘，而不受 XO 和 DPLL 基準(zhǔn)輸入的抖動(dòng)和頻率的影響。APLL2/DPLL2 提供了一個(gè)用于第二頻率和/或同步域的選項(xiàng)。

基準(zhǔn)驗(yàn)證電路會(huì)監(jiān)測(cè) DPLL 基準(zhǔn)時(shí)鐘，一旦檢測(cè)到切換事件，就會(huì)在輸入之間執(zhí)行無(wú)中斷切換?？梢詥⒂昧阊舆t模式 (ZDM) 和相位抵消，控制從輸入到輸出的相位關(guān)系。

該器件可通過 I2C 或 SPI 進(jìn)行完全編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動(dòng)時(shí)鐘。該器件還具有出廠默認(rèn)的 ROM 配置文件作為備用選項(xiàng)。

LMK5C22212AS1 是一款高性能網(wǎng)絡(luò)同步器和抖動(dòng)清除器，旨在滿足無(wú)線通信和基礎(chǔ)設(shè)施應(yīng)用的嚴(yán)格要求。

該器件附帶軟件支持，用于實(shí)現(xiàn) IEEE-1588 PTP 同步到主基準(zhǔn)時(shí)鐘源。如需更多信息，請(qǐng)聯(lián)系 TI。

該網(wǎng)絡(luò)同步器集成了 2 個(gè) DPLL，可通過可編程環(huán)路帶寬提供無(wú)中斷切換和抖動(dòng)衰減功能，無(wú)需外部環(huán)路濾波器，更大限度地提升了靈活性和易用性。每個(gè) DPLL 相位將配對(duì)的 APLL 鎖定到基準(zhǔn)輸入。

APLL1 具備采用 TI 專有體聲波 (BAW) 技術(shù)的超高性能 PLL（稱為 BAW APLL），可在 491.52MHz 頻率下生成具有 40fs（典型值）/60fs（最大值）RMS 抖動(dòng)（12kHz 至 20MHz）的輸出時(shí)鐘，而不受 XO 和 DPLL 基準(zhǔn)輸入的抖動(dòng)和頻率的影響。APLL2/DPLL2 提供了一個(gè)用于第二頻率和/或同步域的選項(xiàng)。

基準(zhǔn)驗(yàn)證電路會(huì)監(jiān)測(cè) DPLL 基準(zhǔn)時(shí)鐘，一旦檢測(cè)到切換事件，就會(huì)在輸入之間執(zhí)行無(wú)中斷切換?？梢詥⒂昧阊舆t模式 (ZDM) 和相位抵消，控制從輸入到輸出的相位關(guān)系。

該器件可通過 I2C 或 SPI 進(jìn)行完全編程。集成的 EEPROM 可用于自定義系統(tǒng)啟動(dòng)時(shí)鐘。該器件還具有出廠默認(rèn)的 ROM 配置文件作為備用選項(xiàng)。
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* 數(shù)據(jù)表 LMK5C22212AS1 具有適用于無(wú)線通信的 JESD204B/C 和 BAW 的 2 DPLL 2 APLL 2 輸入 12 輸出網(wǎng)絡(luò)同步器 （具有 IEEE-1588 PTP 棧） 數(shù)據(jù)表 PDF | HTML 英語(yǔ)版 PDF | HTML 2024年 12月 9日

設(shè)計(jì)與開發(fā)

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設(shè)計(jì)工具

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
支持的產(chǎn)品和硬件

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設(shè)計(jì)工具

CLOCK-TREE-ARCHITECT — 時(shí)鐘樹架構(gòu)編程軟件

時(shí)鐘樹架構(gòu)是一款時(shí)鐘樹綜合工具，可根據(jù)您的系統(tǒng)要求生成時(shí)鐘樹解決方案，從而幫助您簡(jiǎn)化設(shè)計(jì)流程。該工具從龐大的時(shí)鐘產(chǎn)品數(shù)據(jù)庫(kù)中提取數(shù)據(jù)，然后生成系統(tǒng)級(jí)多芯片時(shí)鐘解決方案。
立即設(shè)計(jì)
模擬工具

PSPICE-FOR-TI — PSpice? for TI 設(shè)計(jì)和仿真工具

PSpice? for TI 可提供幫助評(píng)估模擬電路功能的設(shè)計(jì)和仿真環(huán)境。此功能齊全的設(shè)計(jì)和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費(fèi)使用，包括業(yè)內(nèi)超大的模型庫(kù)之一，涵蓋我們的模擬和電源產(chǎn)品系列以及精選的模擬行為模型。

借助?PSpice for TI 的設(shè)計(jì)和仿真環(huán)境及其內(nèi)置的模型庫(kù)，您可對(duì)復(fù)雜的混合信號(hào)設(shè)計(jì)進(jìn)行仿真。創(chuàng)建完整的終端設(shè)備設(shè)計(jì)和原型解決方案，然后再進(jìn)行布局和制造，可縮短產(chǎn)品上市時(shí)間并降低開發(fā)成本。?

在?PSpice for TI 設(shè)計(jì)和仿真工具中，您可以搜索 TI (...)
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  • MTBF/時(shí)基故障估算
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  • 鑒定摘要
  • 持續(xù)可靠性監(jiān)測(cè)
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