2 禁用 PLL 時的目標模式功耗

本節介紹了TAD52xx，當 PLL 被禁用且 AVDD 設置為 1.8V 和 3.3V 時 器件的典型電流消耗。

可通過以下方式禁用 PLL：

1. 設置相應的 B0_P0_R52[7] (PLL_DIS) 和 (DAC_LOW_PWR_FILT) 位段。
2. 啟用 B0_P0_R79[2] 段。

當 PLL 被禁用時，默認情況下位時鐘用作內部時鐘的時鐘源。或者，如果系統具有可用的低抖動時鐘，則可以通過支持 GPI 的引腳（GPIOx 或 GPIx）之一在器件中使用外部時鐘源 (CCLK)。

• 如果 GPIOx 用于 CCLK 輸入，則必須為 GPIOx_CFG0 寄存器中的相應 GPIOx_CFG 位字段配置 GPI 功能。
• 如果 GPIx 用于 CCLK 輸入，則必須為 GPI 功能啟用 GPI_CFG 寄存器中的相應 GPIx_CFG 位字段。
• 為 GPI 配置的引腳必須配置為 CCLK，通過根據配置的引腳配置 B0_P0_R15[6:5] (CCLK_SEL) 可完成此配置。
• 配置 CCLK 后，必須使用外部 CCLK 作為時鐘源，通過配置 B0_P0_R52[3:1] (CLK_SRC_SEL) 可完成此配置。
• CCLK 必須與幀同步頻率同步。例如，CCLK 頻率必須是幀同步頻率的整數倍。
• 配置完成后，器件運行外部 CCLK 作為時鐘源。

在表 2-1 中，在測量功耗的過程中禁用了雙二階濾波器，一個或多個 ADC 輸出保持空閑，并且通過 GPIO1 引腳將 12.288MHz 的外部 CCLK 作為時鐘源提供給該器件。