ZHCAFD4 June 2025 LM339 , LM393 , LMH7322 , TL331 , TLV1812 , TLV1871 , TLV1872 , TLV3601 , TLV3604
2.3.4 電流模式邏輯
電流模式邏輯 (CML) 是開關電流輸出，與 LVDS 類似，但是在更高的速度下使用。該端接通常是每個輸出上的 50Ω 到接收器處的正輸出端接電壓 (VCCO)。
CML 差分輸出擺幅和共模電壓沒有標準化，差分范圍為 400mV 至 800mV。當速度高于 6Gbit/s 時，差分通常降至 400mV。
輸出級由兩個連接到輸出電源電壓的 50Ω 電阻器以及兩個關聯的開關晶體管和一個共享電流源組成，如 圖 2-14 所示。
圖 2-14 CML 輸出根據所需的輸出狀態，一次有一個輸出晶體管導通。導通 晶體管通過相應的 50Ω 電阻器傳遞 16mA，從而在輸出和 VCCO 之間產生 50Ω/16mA=800mV 的電壓差。
另一個 50Ω 電阻器充當上拉電阻器，將相應的輸出拉至 VCCO，因為沒有電流經過該電阻器。
由于負載端接線在每個輸出上都存在并聯的 50Ω 負載，因此接收器處的輸出擺幅現在比 VCCO 低一半或低 400mV。
對于 CML 輸出，請參閱 TLV3901（初步 – 請聯系銷售人員）。
表 2-8 CML 輸出的優缺點
| 優點 | 缺點 |
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