ZHCABE7A November 2021 – April 2022 PCM5120-Q1 , PCM6120-Q1 , TLV320ADC5120 , TLV320ADC6120

6 DRE/DRC 參數

表 6-1 顯示了 DRE/DRC 算法的參數。其中兩個參數是寫入器件寄存器來控制的。其他參數駐留在器件的 32 位寬系數存儲器（Book 0、Page 5、Page 6 和 Page 7）中。在熱啟動期間，器件采用 Book 0 的 Page 5、Page 6 和 Page 7 中參數的默認值，為了使用戶值覆蓋這些參數，需要設置 DSP_CFG1 寄存器 (P0_R108_D2) 中的位 DRE_AGC_CFG_DEF_OVR = 1。

表 6-1 DRE 參數列表

DRE 參數	特性/說明
DRE/DRC 閾值 (dB)	高于 DRE/DRC 處于非活動狀態(tài)時的信號電平。
最大增益 (dB)	DRE/DRC 應用的增益上限。
釋放時間常數（秒）	當輸入信號降至低于 DRE/DRC 閾值時 DRE/DRC 電路通過增大 PGA 增益進行響應的速度。
起音時間常數（秒）	當輸入信號升至高于 DRE/DRC 閾值時 DRE/DRC 電路通過減小 PGA 增益進行響應的速度。
釋放遲滯 (dB)	超過 DRE/DRC 閾值的信號電平降低量（以 dB 為單位），迫使 DRE/DRC 增加增益并開始釋放。
起音遲滯 (dB)	超過 DRE/DRC 閾值的信號電平增加量（以 dB 為單位），迫使 DRE/DRC 減小增益并開始起音。
釋放去抖（樣本）	起音事件之后，在 DRE/DRC 開始釋放和增加 PGA 增益之前，連續(xù)輸入樣本數低于 DRE 閾值的數量。
起音去抖（樣本）	釋放事件之后，在 DRE/DRC 開始起音和減小 PGA 增益之前，連續(xù)輸入樣本數升到高于 DRE 閾值。

DRE/DRC 閾值： DRE/DRC 停止修改 PGA 并將其設置為統(tǒng)一增益時的信號電平。閾值電平是相對于 ADC 輸出的滿量程 (dBFS) 表示的。表 6-2 列出了 DRE/DRC 閾值配置設置。默認值為 -54dB。設置高閾值電平會減少 DRE/DRC 在信號電平突然增加時做出反應的余量，并可能導致數字削波和 PGA 飽和。因此，必須將 DRE/DRC 閾值設置為具有足夠的裕度，以防止在輸入電平發(fā)生較大動態(tài)變化時出現削波。

表 6-2 DRE/DRC 觸發(fā)閾值電平可編程設置

P0_R109_D[7:4]：DRE_LVL[3:0]	DRE 觸發(fā)閾值電平
0000	DRE/DRC 目標閾值是 –12dB 輸出信號電平。
0001	DRE/DRC 目標閾值是 –18dB 輸出信號電平。
0010	DRE/DRC 目標閾值是 –24dB 輸出信號電平。
…	…
0111（默認值）	DRE/DRC 目標閾值是 –54dB 輸出信號電平。
…	…
1001	DRE/DRC 目標閾值是 –66dB 輸出信號電平。
1010 至 1111	保留（不使用這些設置）

最大增益：最大增益表示 DRE/DRC 對低于 DRE/DRC 閾值的信號應用的增益上限。表 6-3 列出了最大增益配置設置。默認值是 24dB。其可編程范圍為 2dB 至30 dB ，步長為 2 dB。

表 6-3 DRE/DRC 最大增益可編程設置

P0_R109_D[3:0]：DRE_MAXGAIN[3:0]	允許的 DRE/DRC 最大增益
0000	允許的 DRE/DRC 最大增益為 2dB。
0001	允許的 DRE/DRC 最大增益為 4dB。
0010	允許的 DRE/DRC 最大增益為 6dB。
…	…
1011（默認值）	允許的 DRE/DRC 最大增益為 24dB。
…	…
1110	允許的 DRE/DRC 最大增益為 30dB。
1111	保留（不使用該設置）

釋放時間常數：當輸入信號降至低于 DRE/DRC 閾值時 DRE/DRC 電路增大 PGA 增益的速度。釋放時間常數由兩個系數控制：DRE_REL_ALPHA 和 DRE_REL_BETA。Equation5 和Equation6 顯示了如何從下述時間常數中計算 DRE_REL_ALPHA 和 DRE_REL_BETA 參數。

Equation5. DRE_REL_ALPHA = round(2³¹ * e –^{ln(9) / 48000*RT})

Equation6. DRE_REL_BETA = (2³¹ – round(2³¹ * e –^{ln(9) / 48000*RT})

其中

RT 是以秒為單位的釋放時間常數
FSYNC 是 ADC 的采樣率（以 Hz 為單位）

表 6-4 顯示了控制 DRE_REL_ALPHA 和 DRE_REL_BETA 參數的寄存器。這些參數均具有 32 位的寬度，必須以二進制補碼表示形式寫入。DRE_REL_ALPHA 和 DRE_REL_BETA 的默認值對應的時間常數為 20 毫秒。

表 6-4 用于釋放時間常數參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_REL_ALPHA	0x05	0x7C	0x7F	DRE_REL_ALPHA 字節(jié) [31:24]
	0x05	0x7D	0xB5	DRE_REL_ALPHA 字節(jié) [23:16]
	0x05	0x7E	0x16	DRE_REL_ALPHA 字節(jié) [15:8]
	0x05	0x7F	0x50	DRE_REL_ALPHA 字節(jié) [7:0]
DRE_REL_BETA	0x06	0x08	0x00	DRE_REL_BETA 字節(jié) [31:24]
	0x06	0x09	0x4A	DRE_REL_BETA 字節(jié) [23:16]
	0x06	0x0A	0xE9	DRE_REL_BETA 字節(jié) [15:8]
	0x06	0x0B	0xB0	DRE_REL_BETA 字節(jié) [7:0]

起音時間常數：當輸入信號升至高于 DRE/DRC 閾值時， DRE/DRC 電路減小 PGA 增益的速度有多快。起音時間常數由兩個系數控制：DRE_ATT_ALPHA 和 DRE_ATT_BETA。Equation7 和Equation8 顯示了如何從下述時間常數中計算 DRE_ATT_ALPHA 和 DRE_ATT_BETA 參數。

Equation7. DRE_ATT_ALPHA = round(2³¹ * e –^{ln(9) / 48000*AT})

Equation8. DRE_ATT_BETA = (2³¹ – round(2³¹ * e –^{ln(9) / 48000*AT})

其中

AT 是以秒為單位的起音時間常數
FSYNC 是 ADC 的采樣率（以 Hz 為單位）

DRE_ATT_ALPHA 和 DRE_ATT_BETA 系數均以寬度為 32 位的二進制補碼形式表示。表 6-5 顯示了控制 DRE_ATT_ALPHA 和 DRE_ATT_BETA 參數的寄存器。DRE_ATT_ALPHA 和 DRE_ATT_BETA 的默認值對應的時間常數為 0.1 毫秒。

表 6-5 用于起音時間常數參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_ATT_ALPHA	0x06	0x0C	0x50	DRE_ATT_ALPHA 字節(jié) [31:24]
	0x06	0x0D	0xFC	DRE_ATT_ALPHA 字節(jié) [23:16]
	0x06	0x0E	0x64	DRE_ATT_ALPHA 字節(jié) [15:8]
	0x06	0x0F	0x5C	DRE_ATT_ALPHA 字節(jié) [7:0]
DRE_ATT_BETA	0x06	0x10	0x2F	DRE_ATT_BETA 字節(jié) [31:24]
	0x06	0x11	0x03	DRE_ATT_BETA 字節(jié) [23:16]
	0x06	0x12	0x9B	DRE_ATT_BETA 字節(jié) [15:8]
	0x06	0x13	0xA4	DRE_ATT_BETA 字節(jié) [7:0]

釋放遲滯：超過 DRE/DRC 閾值的信號電平降低量，迫使 DRE/DRC 增加增益并開始釋放。釋放遲滯以 dB 為單位。Equation9 顯示了如何計算 DRE_REL_HYST 參數。

Equation9. DRE_REL_HYST = round(2⁸ * RH)

其中

RH (>= 0) 是以 dB 為單位的釋放遲滯

DRE_REL_HYST 的默認值為 0x00000300，對應的遲滯為 3dB 。表 6-6 顯示了控制 DRE_REL_HYST 參數的寄存器。

表 6-6 用于釋放遲滯參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_REL_HYST	0x06	0x34	0x00	DRE_REL_HYST 字節(jié) [31:24]
	0x06	0x35	0x00	DRE_REL_HYST 字節(jié) [23:16]
	0x06	0x36	0x03	DRE_REL_HYST 字節(jié) [15:8]
	0x06	0x37	0x00	DRE_REL_HYST 字節(jié) [7:0]

起音遲滯：超過 DRE 閾值的信號電平增加量，迫使 DRE/DRC 減小增益并開始攻擊。Equation10 顯示了如何計算 DRE_ATT_HYST 參數。

Equation10. DRE_ATT_HYST = round(2⁸ * AH)

其中

AH (>= 0) 是以 dB 為單位的起音遲滯

起音遲滯的默認值為 1dB?？梢酝ㄟ^對表 6-7 中列出的寄存器進行寫入來更改默認值。

表 6-7 用于起音遲滯參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_ATT_HYST	0x06	0x3C	0x00	DRE_ATT_HYST 字節(jié) [31:24]
	0x06	0x3D	0x00	DRE_ATT_HYST 字節(jié) [23:16]
	0x06	0x3E	0x01	DRE_ATT_HYST 字節(jié) [15:8]
	0x06	0x3F	0x00	DRE_ATT_HYST 字節(jié) [7:0]

起音去抖：釋放事件之后，在 DRE/DRC 開始攻擊且 PGA 增益減小之前，上升到 DRE/DRC 閾值以上的連續(xù)輸入樣本數。在頻率為 48kHz 時該參數的默認值為 2 個樣本（0.01 毫秒）。Equation11 顯示了如何計算 DRE_ATT_CNT 參數。

Equation11. DRE_ATT_CNT = round(2⁸ * FSYNC * AD)

其中

AD (>= 0) 以秒為單位
FSYNC 是 ADC 的采樣率（以 Hz 為單位）

表 6-8 顯示了控制 DRE_ATT_CNT 參數的寄存器。

表 6-8 用于起音去抖參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_ATT_CNT	0x06	0x18	0x00	DRE_ATT_CNT 字節(jié) [31:24]
	0x06	0x19	0x00	DRE_ATT_CNT 字節(jié) [23:16]
	0x06	0x1A	0x02	DRE_ATT_CNT 字節(jié) [15:8]
	0x06	0x1B	0x00	DRE_ATT_CNT 字節(jié) [7:0]

釋放去抖：起音事件之后，在 DRE/DRC 開始釋放和增加 PGA 增益之前下降到 DRE/DRC 閾值以下的連續(xù)輸入樣本數。在頻率為 48kHz 時釋放去抖的默認值為 25 毫秒。Equation12 顯示了如何計算 DRE_REL_CNT 參數。

Equation12. DRE_REL_CNT = round(2⁸ * FSYNC * RD)

其中

RD (>= 0) 是以秒為單位指定的釋放去抖
FSYNC 是 ADC 的采樣率（以 Hz 為單位）

表 6-9 列出了控制 DRE_REL_CNT 參數的寄存器。

表 6-9 用于釋放去抖參數的可編程寄存器

系數	PAGE	寄存器	復位值	說明
DRE_REL_CNT	0x06	0x1C	0x00	DRE_REL_CNT 字節(jié) [31:24]
	0x06	0x1D	0x04	DRE_REL_CNT 字節(jié) [23:16]
	0x06	0x1E	0xB0	DRE_REL_CNT 字節(jié) [15:8]
	0x06	0x1F	0x00	DRE_REL_CNT 字節(jié) [7:0]