ZHCABE7A November 2021 – April 2022 PCM5120-Q1 , PCM6120-Q1 , TLV320ADC5120 , TLV320ADC6120
DRC 算法是一種混合信號解決方案，其中通道的模擬可編程增益放大器 (PGA) 由閉環控制數字算法控制。圖 2-1 顯示了器件的信號處理鏈。為了響應輸入信號的變化，DRC 算法監測來自 ADC 的數字化信號并調整 PGA，以保持低于某個閾值的恒定目標電平。如果信號低于閾值電平，那么 DRC 會增大 PGA 增益。如果信號高于閾值電平，那么 DRC 會保持默認的 PGA 增益。使用 PGA 的模擬電路來改變輸入信號以提供最佳的噪聲性能，因為該電路避免了數字電路中增加量化噪聲的增益調整。此外，DRC 算法在 PGA 更改期間使用小階躍幅度來減少輸入信號中的失真。如使用 DSP_CFG1 寄存器選擇 DRC 所示，可以使用 DSP_CFG1 寄存器（頁面 = 0x00，地址 = 0x6C）的 DRE_AGC_SEL 和 DRC_EN 位來選擇 DRC。
| 位 | 字段 | 類型 | 復位 | 說明 |
|---|---|---|---|---|
| 3 | DRE_AGC_SEL | R/W | 0b | 當啟用了任何通道時，選擇 DRE 或 AGC。 0d = 選擇 DRE。 1d = 選擇 AGC。 |
| 1 | DRC_EN | R/W | 0b | 動態范圍壓縮 (DRC)與 DRE 相同，無數字增益補償 0d = 禁用 DRC。根據 DRE_AGC_SEL 位的不同，器件可以處于 DRE 或 AGC 模式中。 1d = 啟用 DRC。器件無法處于 DRE 或 AGC 模式。 |
可以使用以下寄存器位為每個通道獨立啟用或禁用 DRE/DRC：