ZHCABE7A November 2021 – April 2022 PCM5120-Q1 , PCM6120-Q1 , TLV320ADC5120 , TLV320ADC6120
DRE 和 DRC 算法具有防止 PGA 對有界輸入信號飽和的特性。當通道增益（PGA 增益）大于 0dB 時，輸入信號電平被壓縮以避免削波。使用 DSP_CFG1 寄存器（頁面 = 0x00，地址 = 0x6C）的 EN_AVOID_CLIP 位啟用該功能。
| 位 | 字段 | 類型 | 復位 | 說明 |
|---|---|---|---|---|
| 0 | EN_AVOID_CLIP | R/W | 0b | 通道增益大于 0dB 且啟用 DRE、DRC 或 AGC 模式之一時的抗削波器。0d = 根據用戶編程值保持通道增益。 1d = 當通道增益大于 0dB 且信號電平超過第 4 頁中設置的編程閾值設置時，信號電平被壓縮以避免削波。 |
當一些恒定模擬可編程增益 (C0 dB) 與 DRE 或 DRC 一起配置時，會產生 PGA 抗飽和功能的典型應用示例。將輸入信號電平增加到超過某個電平 (-C0 dB) 會導致 PGA 輸出飽和，這對模擬電路的性能是有害的。啟用 PGA 抗飽和功能后，即使輸入信號電平增加到超過 – C0 dB 電平，PGA 輸出也不會飽和，因為 PGA 增益降低，并且剩余的增益應用于數字側。整體通道增益保持不變。