ZHCAB57C January 2020 – January 2024 TLV320ADC3120 , TLV320ADC3140 , TLV320ADC5120 , TLV320ADC5140 , TLV320ADC6120 , TLV320ADC6140

3 共享音頻總線

TLV320ADCx140/PCMx140-Q1 和 TLV320ADCx120/PCMx120-Q1 器件通過時分多路復用 (TDM) 音頻總線發送數字音頻數據。一組通道傳輸從 FSYNC 的上升沿開始，先傳輸第一個數據時隙（時隙 0），然后按升序傳輸其余數據時隙（時隙 1、時隙 2，依此類推）。時隙包含來自 ADC 通道的轉換數據。每個時隙在 BCLK 的上升沿或下降沿傳輸一個位，首先從最高有效位開始。圖 3-1 展示了當 TX_OFFSET 設置為 0 時具有八個時隙的 TDM 總線運行的示例。在該圖中，FSYNC 是來自主機處理器的幀同步信號，BCLK 是來自主機處理器的位時鐘信號，SDOUT 是來自 TLV320ADCx140/PCMx140-Q1 和 TLV320ADCx120/PCMx120-Q1 器件的總線。TLV320ADCx140/PCMx140-Q1 和 TLV320ADCx120/PCMx120-Q1 支持 SDOUT 輸出中多達 64 個時隙。

圖 3-1 TDM 模式標準協議時序 (TX_OFFSET = 0)

為了使音頻總線在 TDM 模式下正常工作，每幀的位時鐘數必須大于或等于活動輸出通道數乘以輸出通道數據的編程字長，如方程式 1 所示。對于圖 1-1 所示的示例（其中有四個器件，每個器件具有四個通道，采樣速率為 48KHz，字長為 32 位），BCLK ≥ 4 × 4 × 48,000 × 32 = 24.576MHz。由于支持的最大 BCLK 為 25MHz，因此最大器件數取決于所使用的通道數、采樣速率和字長，以保持位時鐘 (BCLK) 低于 25MHz。

方程式 1. 25MHz ≥ 位時鐘 ≥ (通道/器件數) × (器件數) × (采樣速率) × (字長)

注：對于大于 18.5MHz 的 BCLK 周期（有關相應的采樣速率，請參閱數據表中支持的 FSYNC 和 BCLK 頻率表），必須滿足以下條件之一：

微處理器必須通過增加一個 BCLK 周期延遲來鎖存同邊沿時鐘極性上的 DOUT 數據，以便采集 DOUT 傳輸。
通過在 ASI_CFG0 寄存器中設置 TX_EDGE = 1，ADC 必須在 BCLK 邊沿的 DOUT 傳輸中增加半個周期的 DOUT 延遲 (圖 3-7)。該設置將在微處理器的數據采集中增加 1 位偏移。

如果不遵守這些條件，可能會導致微處理器從 DOUT 采集損壞的數據。

TLV320ADCx140/PCMx140-Q1 和 TLV320ADCx120/PCMx120-Q1 支持使用兩種方法將多個器件接到一起：共享 TDM 或菊花鏈 TDM。以下兩部分詳細介紹需要對哪些寄存器進行編程，以便將 TLV320ADCx140/PCMx140-Q1 器件配置為用這些方法共享 TDM 總線。