ZHCSPL5C March 2022 – May 2024 UCC27624-Q1
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7.2.2.1 VDD 和欠壓鎖定
UCC27624-Q1 器件的 VDD 引腳電源電路塊具有內部欠壓鎖定 (UVLO) 保護特性。當 VDD 上升且電平仍低于 UVLO 閾值時，無論輸入狀態如何，該電路都會將輸出保持為低電平。UVLO 通常為 4V，通常具有 300mV 的遲滯。這種遲滯防止了當 VDD 電源電壓有噪聲時，特別是在 VDD 工作范圍的低端時產生抖動。UVLO 遲滯對于避免因快速開關轉換（從輔助電源旁路電容器汲取大峰值電流）產生的偏置噪聲而導致的任何誤跳閘也很重要。在驅動新興功率半導體器件（例如先進的低柵極電荷快速 MOSFET、GaN FET 和 SiC MOSFET）時，尤為重要的是驅動器必須能夠在寬偏置電壓范圍內運行，并且具有良好的開關特性。
上電時，UCC27624-Q1 驅動器器件輸出保持低電平，直到 VDD 電壓達到 UVLO 上升閾值，而不受 INx 和 ENx 等任何其他輸入引腳狀態的影響。在達到 UVLO 上升閾值之后，OUT 信號的幅度隨 VDD 的增加而增加，直到達到穩定狀態 VDD。
為了獲得出色的高速電路性能，并防止由于該器件從 VDD 引腳汲取電流以對所有內部電路進行偏置而出現噪聲問題，請使用兩個 VDD 旁路電容器。此外，使用表面貼裝的低 ESR 電容器。應將一個 0.1μF 陶瓷電容器放置在與柵極驅動器器件的 VDD 至 GND 引腳相距小于 1mm 的位置。此外，必須并聯一個更大的電容器 (≥ 1μF)（也盡可能靠近驅動器 IC），以便幫助提供負載所需的高電流峰值。電容器的并聯組合具有低阻抗特性，以便在應用中實現預期的電流電平和開關頻率。
圖 7-2 上電序列