ZHCSCX9 October 2014 RM41L232
PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.
- 1器件概述
- 2修訂歷史記錄
-
3器件封裝和引腳功能
- 3.1 PZ QFP 封裝引腳分配（100 引腳）
- 3.2
引腳配置和功能
- 3.2.1 高端定時器 (N2HET)
- 3.2.2 增強(qiáng)型正交編碼器脈沖模塊 (eQEP)
- 3.2.3 通用輸入/輸出 (GIO)
- 3.2.4 控制器局域網(wǎng)絡(luò)接口模塊 (DCAN1，DCAN2)
- 3.2.5 多緩沖串行外設(shè)接口 (MibSPI1)
- 3.2.6 標(biāo)準(zhǔn)串行外設(shè)接口 (SPI2)
- 3.2.7 本地互連網(wǎng)絡(luò)控制器 (LIN)
- 3.2.8 多緩沖模數(shù)轉(zhuǎn)換器 (MibADC)
- 3.2.9 系統(tǒng)模塊
- 3.2.10 錯誤信令模塊 (ESM)
- 3.2.11 主振蕩器
- 3.2.12 測試/調(diào)試接口
- 3.2.13 閃存
- 3.2.14 內(nèi)核電源
- 3.2.15 I/O 電源
- 3.2.16 內(nèi)核和 I/O 電源接地基準(zhǔn)
- 3.3 輸出復(fù)用和控制
- 3.4 特定復(fù)用選項
- 4規(guī)范
-
5系統(tǒng)信息和電氣技術(shù)規(guī)范
- 5.1 電壓監(jiān)視器特性
- 5.2 電源排序和加電復(fù)位
- 5.3 熱復(fù)位 (nRST)
- 5.4 ARM Cortex-R4 CPU 信息
- 5.5 時鐘
- 5.6 時鐘監(jiān)視
- 5.7 去毛刺脈沖濾波器
- 5.8 器件存儲器映射
- 5.9 閃存存儲器
- 5.10 程序閃存的閃存編程和擦除時序
- 5.11 閃存編程和擦除時序數(shù)據(jù)閃存
- 5.12 緊耦合 RAM 接口模塊
- 5.13 用于外設(shè) RAM 訪問的奇偶校驗(yàn)保護(hù)
- 5.14 片載 SRAM 初始化和測試
- 5.15 矢量中斷管理器
- 5.16 實(shí)時中斷模塊
- 5.17 錯誤信令模塊
- 5.18 復(fù)位/異常中斷/錯誤狀態(tài)
- 5.19 數(shù)字窗口式看門狗
- 5.20 調(diào)試子系統(tǒng)
- 6外設(shè)信息和電氣技術(shù)規(guī)范
- 7器件和文檔支持
- 8機(jī)械、封裝和可訂購產(chǎn)品附錄
6 外設(shè)信息和電氣技術(shù)規(guī)范
6.1 外設(shè)圖例
Table 6-1 外設(shè)圖例
| 縮寫 | 全名 |
|---|---|
| MibADC | 多緩沖模擬數(shù)字轉(zhuǎn)換器 |
| CCM-R4 | CPU 比較模塊 – Cortex-R4 |
| CRC | 循環(huán)冗余校驗(yàn) |
| DCAN | 控制器局域網(wǎng) |
| DCC | 雙時鐘比較器 |
| ESM | 錯誤信令模塊 |
| GIO | 通用輸入/輸出 |
| HTU | 高端定時器傳輸單元 |
| LIN | 本地互連網(wǎng)絡(luò) |
| MibSPI | 多緩沖串行外設(shè)接口 |
| N2HET | 平臺高端定時器 |
| RTI | 實(shí)時中斷模塊 |
| SCI | 串行通信接口 |
| SPI | 串行外設(shè)接口 |
| VIM | 矢量中斷管理器 |
6.2 多緩沖12位模數(shù)轉(zhuǎn)換器
多緩沖模數(shù)轉(zhuǎn)換器 (MibADC) 有一個用于其模擬電路的獨(dú)立電源總線，此電源總線通過防止邏輯電路上的數(shù)字開關(guān)噪聲（可能出現(xiàn)在 VSS和 VCC上）耦合進(jìn)入模數(shù)轉(zhuǎn)換模擬級來提高模數(shù)轉(zhuǎn)換的性能。 所有模數(shù)轉(zhuǎn)換技術(shù)規(guī)范相對于 ADREFLO指定，除非另外注明。
Table 6-2 MibADC 概述
| 說明 | 值 |
|---|---|
| 分辨率 | 12位 |
| 單片 | 保證 |
| 輸出轉(zhuǎn)換代碼 | 00h 到 FFFh [00 表示 VAI ≤ ADREFLO；FFF 表示 VAI ≥ ADREFHI] |
6.2.1 特性
- 12位分辨率
- ADREFHI和 ADREFLO引腳（高和低基準(zhǔn)電壓）
- 總采樣/保持/轉(zhuǎn)換時間：在 300MHz ADCLK 上最小典型值為 600ns
- 每個轉(zhuǎn)換組提供一個內(nèi)存區(qū)域（事件，組 1，組 2）
- 轉(zhuǎn)換組的通道分配完全可編程
- 內(nèi)存區(qū)由中斷進(jìn)行處理
- 每個組有一個可編程中斷閥值計數(shù)器
- 任一通道內(nèi)，針對每個組的可編程量級閥值中斷
- 從內(nèi)存區(qū)中讀取 8 位，10 位或 12 位值這三個選項中的一個
- 單次或連續(xù)轉(zhuǎn)換模式
- 嵌入式自檢
- 嵌入式校準(zhǔn)邏輯
- 增強(qiáng)型斷電模式
- 當(dāng)沒有進(jìn)行中的轉(zhuǎn)換時，自動為 ADC 內(nèi)核斷電的可選特性
- 外部事件引腳 (ADEVT) 可設(shè)定為通用 I/O
6.2.2 事件觸發(fā)選項
ADC 模塊支持 3 個轉(zhuǎn)換組：事件組，組 1，組 2。 這 3 個組中的每一個可被配置為由硬件事件觸發(fā)。 在這個情況下，應(yīng)用能夠從將被用來觸發(fā)一個組的轉(zhuǎn)換的 8 個事件源中選擇事件源。
6.2.2.1 MIBADC 事件觸發(fā)接線
Table 6-3 MIBADC 事件觸發(fā)接線
| 事件編號 | 源選擇位 用于 G1、G2 或事件 （G1SRC[2:0]、G2SRC[2:0] 或 EVSRC[2:0]） |
觸發(fā) |
|---|---|---|
| 1 | 000 | ADEVT |
| 2 | 001 | N2HET[8] |
| 3 | 010 | N2HET[10] |
| 4 | 011 | RTI 比較 0 中斷 |
| 5 | 100 | N2HET[12] |
| 6 | 101 | N2HET[14] |
| 7 | 110 | N2HET[17] |
| 8 | 111 | N2HET[19] |
NOTE
對于 ADEVT，N2HET 觸發(fā)源，到 MibSPI2 模塊觸發(fā)輸入的連接來自輸入緩沖器的輸出一側(cè)。 用這種方法，或者通過將功能配置為墊上的輸出，或者通過驅(qū)動來自一個作為輸入的外部觸發(fā)源的功能，一個觸發(fā)條件可被生成。如果復(fù)用控制器模塊被用于選擇不同的功能性，而不是 ADEVT 或 N2HET[x]，那么從觸發(fā)轉(zhuǎn)換中禁用這些信號時應(yīng)該小心；在輸入連接上沒有復(fù)用。
NOTE
對于 RTI 比較 0 中斷源，從 RTI 模塊的輸出直接連接。 也就是說，中斷條件可被用作一個觸發(fā)源，即使實(shí)際的中斷并未傳送給 CPU 也是這樣。
6.2.3 ADC 電氣和時序技術(shù)規(guī)格
Table 6-4 MibADC 建議工作條件
| 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|
| ADREFHI | 模數(shù)高電壓基準(zhǔn)源 | ADREFLO | VCCAD | V |
| ADREFLO | 模數(shù)低電壓基準(zhǔn)源 | VSSAD | ADREFHI | V |
| VAI | 模擬輸入電壓 | ADREFLO | ADREFHI | V |
| IAIC | 模擬輸入鉗位電流 (VAI<VSSAD-0.3 或 VAI>VCCAD+0.3) |
-2 | 2 | mA |
Table 6-5 在整個推薦運(yùn)行條件范圍內(nèi)的 MibADC 電氣特性(1)
| 參數(shù) | 說明/條件 | 最小值 | 類型 | 最大值 | 單位 | ||
|---|---|---|---|---|---|---|---|
| R復(fù)用 | 模擬輸入多路復(fù)用接通電阻 | 請參閱Figure 6-1 | 95 | 250 | Ω | ||
| Rsamp | ADC 采樣開關(guān)導(dǎo)通電阻 | 請參閱Figure 6-1 | 60 | 250 | Ω | ||
| C復(fù)用 | 輸入多路復(fù)用電容 | 請參閱Figure 6-1 | 7 | 16 | pF | ||
| Csamp | ADC 采樣電容 | 請參閱Figure 6-1 | 8 | 13 | pF | ||
| IAIL | 模擬關(guān)閉狀態(tài)輸入泄露漏電流 | VCCAD = 3.6V 最大值 | VSSAD < VIN < VSSAD + 100mV | -300 | -1 | 200 | nA |
| VSSAD+100mV<VIN<VCCAD-200mV | -200 | -0.3 | 200 | nA | |||
| VCCAD-200mV<VIN<VCCAD | -200 | 1 | 500 | nA | |||
| IAOSB | 模擬導(dǎo)通狀態(tài)輸入偏置電流 | VCCAD = 3.6V 最大值 | VSSAD < VIN < VSSAD + 100mV | -8 | 2 | µA | |
| VSSAD+100mV<VIN<VCCAD-200mV | -4 | 2 | µA | ||||
| VCCAD-200mV<VIN<VCCAD | -4 | 12 | µA | ||||
| IADREFHI | ADREFHI輸入電流 | ADREFHI=VCCAD，ADREFLO=VSSAD | 3 | mA | |||
| ICCAD | 靜態(tài)電源電流 | 正常運(yùn)行模式 | 請參閱Section 4.7 | mA | |||
| 斷電模式中的 ADC 內(nèi)核 | 5 | µA | |||||
(1) 1 LSB = (ADREFHI – ADREFLO)/ 2n 其中，在 10 位模式中 n = 10，在 12 位模式中 n = 12
Figure 6-1 MibADC 輸入等效電路
Table 6-6 MibADC 時序技術(shù)規(guī)格
| 參數(shù) | 最小值 | 標(biāo)稱值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| tc(ADCLK)(2) | 周期，MibADC 時鐘 | 33 | ns | ||
| td(SH)(3) | 延遲時間，采樣和保持時間 | 200 | ns | ||
| td(PU-ADV) | 從 ADC 加電到可以對輸入進(jìn)行首次采樣的延遲時間 | 1 | µs | ||
| 12 位模式 | |||||
| td(C) | 延遲時間，轉(zhuǎn)換時間 | 400 | ns | ||
| td(SHC)(1) | 延遲時間，總采樣/保持和轉(zhuǎn)換時間 | 600 | ns | ||
| 10 位模式 | |||||
| td(C) | 延遲時間，轉(zhuǎn)換時間 | 330 | ns | ||
| td(SHC)(1) | 延遲時間，總采樣/保持和轉(zhuǎn)換時間 | 530 | ns | ||
(1) 這是可以達(dá)到的最低采樣/保持和轉(zhuǎn)換時間。 這些參數(shù)取決于許多因素，如預(yù)分頻器設(shè)置。
(2) MibADC 時鐘為 ADCLK，由 ADCLOCKCR 寄存器位 4:0 定義的一個預(yù)分頻因子將 VCLK 分頻生成。
(3) 針對 ADC 轉(zhuǎn)換的采樣和保持時間由 ADCLK 頻率和針對每個轉(zhuǎn)換組的 AD<GP>SAMP 寄存器定義。 采樣時間的確定需要考慮連接到輸入通道上的外部阻抗以及 ADC 的內(nèi)部阻抗。
Table 6-7 在整個推薦運(yùn)行條件范圍內(nèi)的 MibADC 運(yùn)行特性
| 參數(shù) | 說明/條件 | 最小值 | 類型 | 最大值 | 單位 | |||
|---|---|---|---|---|---|---|---|---|
| CR | 額定精度被保持時的轉(zhuǎn)換范圍 | ADREFHI- ADREFLO | 3 | 3.6 | V | |||
| ZSET | 偏移誤差 | 第一個理想轉(zhuǎn)換（從代碼 000h 至 001h）和實(shí)際轉(zhuǎn)換間的差異 | 10 位模式 | 帶 ADC 校準(zhǔn) | 1 | 最低有效位 (LSB) | ||
| 無 ADC 校準(zhǔn) | 2 | LSB | ||||||
| 12 位模式 | 帶 ADC 校準(zhǔn) | 2 | LSB | |||||
| 無 ADC 校準(zhǔn) | 4 | LSB | ||||||
| FSET | 增益誤差 | 最后一個理想轉(zhuǎn)換 (從代碼 FFEh 到 FFFh) 和實(shí)際轉(zhuǎn)換減去偏移量之間的差異。 | 10 位模式 | 2 | LSB | |||
| 12 位模式 | 3 | LSB | ||||||
| EDNL | 微分非線性誤差 | 實(shí)際步長寬度和理想值之間的差異。 （請參閱 Figure 6-2） | 10 位模式 | ± 1.5 | LSB | |||
| 12 位模式 | ± 2 | 最低有效位 (LSB) | ||||||
| EINL | 積分非線性誤差 | 從穿過 MibADC 的最佳直線的最大偏差。 MibADC 傳輸特性，但不包括量化誤差。 （請參閱 Figure 6-3） | 10 位模式 | ± 2 | LSB | |||
| 12 位模式 | ± 2 | LSB | ||||||
| ETOT | 總體未調(diào)整誤差 | 模擬值和理想中值之間的最大差值。 （請參閱 Figure 6-4） | 10 位模式 | 帶 ADC 校準(zhǔn) | ± 2 | 最低有效位 (LSB) | ||
| 無 ADC 校準(zhǔn) | ± 4 | LSB | ||||||
| 12 位模式 | 帶 ADC 校準(zhǔn) | ± 4 | LSB | |||||
| 無 ADC 校準(zhǔn) | ± 7 | LSB | ||||||
6.2.4 性能（精度）技術(shù)規(guī)格
6.2.4.1 MibADC 非線性誤差
如圖Figure 6-2所示的微分非線性誤差（有時也被稱為微分線性）是實(shí)際步長寬度與 1 LSB 理想值之間的差異。
Figure 6-2 微分非線性 (DNL) 誤差
如圖Figure 6-3所示的積分非線性誤差（有時稱為線性誤差）是從一條直線上的實(shí)際傳遞函數(shù)值的偏差。
Figure 6-3 積分非線性 (INL) 誤差
6.3 通用輸入/輸出
此器件上的 GPIO 模塊支持一個端口 GIOA。 I/O 引腳是雙向的并且位可編程。 GIOA 支持外部中斷功能。
6.3.1 特性
GPIO 模塊具有如下特性：
- 每個 IO 引腳可被配置為：
- 輸入
- 輸出
- 開漏
- 中斷有如下特性：
- 可編程中斷檢測或者在兩個邊沿上或者在一個單邊沿上（在 GIOINTDET 中設(shè)定）
- 可編程邊沿檢測極性，上升或下降邊沿（在 GIOPOL 寄存器內(nèi)設(shè)定）
- 獨(dú)立中斷 標(biāo)志（在 GIOFLG 寄存器內(nèi)設(shè)定）
- 獨(dú)立中斷使能，分別通過 GIOENASET 和 GIOENACLR 寄存器置位和清零
- 可編程中斷極性，通過 GIOLVLSET 和 GIOLVLCLR 寄存器設(shè)定
- 內(nèi)部上拉/下拉允許未使用的 I/O 引腳保持未連接
有關(guān)輸入和輸出時序的信息，請參閱Section 4.11和Section 4.12
6.4 增強(qiáng)型高端定時器 (N2HET)
N2HET1 是一款高級智能定時器，此定時器能夠?yàn)閷?shí)時應(yīng)用提供精密的計時功能。 該定時器為軟件控制型，采用一個精簡指令集，并具有一個專用的定時器微級機(jī)和一個連接的 I/O 端口。 N2HET 可被用于脈寬調(diào)制輸出，捕捉或比較輸入，或通用 I/O。 它特別適合于要求多個傳感器信息并且用復(fù)雜和準(zhǔn)確時間脈沖來驅(qū)動制動器的應(yīng)用。
6.4.1 特性
N2HET 模塊有以下特性：
- 可編程定時器用于輸入和輸出定時功能
- 精簡指令集（30 條指令）用于專用時間和角函數(shù)
- 由奇偶校驗(yàn)保護(hù)的128字指令 RAM
- 用戶定義的
- 針對每個引腳的 7 位硬件計數(shù)器支持高達(dá) 32 位分辨率與25 位虛擬計數(shù)器協(xié)同運(yùn)行
- 多達(dá) 19 個引腳可被用于輸入信號的測量或輸出信號的生產(chǎn)
- 針對每個具有可調(diào)限制頻率引腳的可編程抑制濾波器
- 低 CPU 開銷和中斷負(fù)載
- 帶有專用高端定時器傳輸單元 (HTU) 的 CPU 內(nèi)存間的高效數(shù)據(jù)傳輸
- 支持不同回路機(jī)制和引腳狀態(tài)回讀功能的診斷功能
6.4.2 N2HET RAM 組織結(jié)構(gòu)
定時器 RAM 使用 4 個 RAM 組，每個組有兩個端口訪問功能。 這意味著一個 RAM 地址被寫入時，另外一個地址被讀取。 RAM 字是 96 位寬，它被分成三個 32 位字段（程序、控制、和數(shù)據(jù)）。
6.4.3 輸入時序技術(shù)規(guī)格
N2HET 指令 PCNT 和 WCAP 將一些時序限制施加到輸入信號上。
Figure 6-5 N2HET 輸入捕捉時序
Table 6-8 針對 N2HET 輸入捕捉功能的動態(tài)特性
| 參數(shù) | 最小值(1)(2) | 最大值(1)(2) | 單位 | |
|---|---|---|---|---|
| 1 | 輸入信號周期，針對上升邊沿到上升邊沿的 PCNT 或 WCAP | (hr)(lr) tc(VCLK2) + 2 | 225(hr)(lr)tc(VCLK2) - 2 | ns |
| 2 | 輸入信號周期，針對下降邊沿到下降邊沿的 PCNT 或 WCAP | (hr) (lr) tc(VCLK2) + 2 | 225 (hr)(lr) tc(VCLK2) - 2 | ns |
| 3 | 輸入信號高相位，針對上升邊沿到上升邊沿的 PCNT 或 WCAP | 2(hr) tc(VCLK2) + 2 | 225 (hr)(lr) tc(VCLK2) - 2 | ns |
| 4 | 輸入信號低相位，針對下降邊沿到下降邊沿的 PCNT 或 WCAP | 2(hr) tc(VCLK2) + 2 | 225 (hr)(lr) tc(VCLK2) - 2 | ns |
(1) hr = 高分辨率預(yù)分頻器，使用預(yù)分頻因數(shù)寄存器 (HETPFR) 的 HRPFC 字段進(jìn)行配置。
(2) lr = 環(huán)路分辨率預(yù)分頻器，使用預(yù)分頻因數(shù)寄存器 (HETPFR) 的 LFPRC 字段進(jìn)行配置
6.4.4 N2HET 校驗(yàn)
6.4.4.1 使用雙時鐘比較器 (DCC) 的輸出監(jiān)視
N2HET[31] 被連接作為 DCC1 內(nèi)計數(shù)器 1 的時鐘源。 這樣使該應(yīng)用能夠測量 N2HET[31] 上的脈寬調(diào)制 (PWM) 信號的頻率。
N2HET[31]可以被配置為只用于內(nèi)部的通道。 也就是說，N2HET 模塊的輸出被直接連接到 DCC 模塊上（從輸出緩沖器的輸入）。
有關(guān) DCC 的更多信息，請參閱Section 5.6.3。
6.4.5 禁用 N2HET 輸出
一些應(yīng)用要求在某些故障條件下禁用 N2HET 輸出。 N2HET 模塊通過“可禁用的引腳”輸入信號來提供這個功能。 當(dāng)被驅(qū)動為低電平時，這個信號 “N2HET 引腳禁用”特性的更多細(xì)節(jié)請參考《器件技術(shù)參考手冊》。
針對 N2HET，GIOA[5] 和 EQEPERR 被連接至“引腳禁用”輸入。 在 GIOA[5] 連接的情況下，該連接由輸入緩沖器的輸出端發(fā)出。 在 EQEPERR 連接的情況下，EQEPERR 輸出信號在發(fā)生一個相位誤差事件時被置為有效。 針對到 N2HET PIN_nDISABLE 端口的輸入，該信號被反相并雙同步至 VCLK2。
在 GIOA[5] 和 EQEPERR 源之間，PIN_nDISABLE 端口輸入源是可選的。 這可以通過 PINMMR9[1:0] 位來實(shí)現(xiàn)。
6.4.6 高端定時器發(fā)送單元 (N2HET)
一個高端定時器傳輸單元 (N2HET) 可以執(zhí)行 DMA 類型處理來與主內(nèi)存進(jìn)行 N2HET 數(shù)據(jù)的交換。 N2HET 中置有一個內(nèi)存保護(hù)單元 (MPU)。
6.4.6.1 特性
- CPU 獨(dú)立
- 訪問系統(tǒng)內(nèi)存的主控端口
- 支持雙緩沖配置的 8 個控制數(shù)據(jù)包
- 控制數(shù)據(jù)包信息被存儲在受奇偶校驗(yàn)保護(hù)的 RAM 中
- 事件同步（N2HET 傳輸請求）
- 支持 32 或 64 位處理
- 針對 N2HET 地址（8 字節(jié)或 16 字節(jié)）和系統(tǒng)內(nèi)存地址（固定，32 位或 64 位）的尋址模式
- 單次、循環(huán)和自動切換緩沖器傳輸模式
- 請求丟失檢測
6.4.6.2 觸發(fā)連接
Table 6-9 N2HET 請求線連接
| 模塊 | 請求源 | HTU 請求 |
|---|---|---|
| N2HET | HTUREQ[0] | HTU DCP[0] |
| N2HET | HTUREQ[1] | HTU DCP[1] |
| N2HET | HTUREQ[2] | HTU DCP[2] |
| N2HET | HTUREQ[3] | HTU DCP[3] |
| N2HET | HTUREQ[4] | HTU DCP[4] |
| N2HET | HTUREQ[5] | HTU DCP[5] |
| N2HET | HTUREQ[6] | HTU DCP[6] |
| N2HET | HTUREQ[7] | HTU DCP[7] |
6.5 控制器局域網(wǎng)絡(luò) (DCAN)
DCAN 支持 CAN 2.0B 協(xié)議標(biāo)準(zhǔn)并使用一個串行、多主機(jī)通信協(xié)議，此協(xié)議有效支持對速率高達(dá) 1 兆位每秒 (Mbps) 的穩(wěn)健通信的分布式實(shí)時控制。 DCAN 非常適合于工作于嘈雜和嚴(yán)酷環(huán)境中的應(yīng)用 （例如：汽車和工業(yè)領(lǐng)域），此類應(yīng)用需要可靠的串行通信或多路復(fù)用線路。
6.5.1 特性
DCAN 模塊的特性包括：
- 支持 CAN 協(xié)議版本 2.0 部分 A.B
- 高達(dá) 1M 位每秒的比特率
- CAN內(nèi)核能夠由用于波特率生成的振蕩器計時。
- DCAN1 和 DCAN2 上分別有 32 個和 16 個郵箱
- 針對每個消息目標(biāo)的獨(dú)立標(biāo)識符掩碼
- 針對消息目標(biāo)的可編程先進(jìn)先出 (FIFO) 模式
- 針對自檢運(yùn)行的可編程回路模式
- 由一個可編程 32 位定時器實(shí)現(xiàn)的總線關(guān)閉狀態(tài)后的自動總線打開
- 受奇偶校驗(yàn)保護(hù)的消息 RAM
- 測試模式中到消息 RAM 的直接訪問
- 可配置為通用 IO 引腳的 CAN Rx/Tx 引腳
- 消息 RAM 自動初始化
有關(guān) DCAN 的更多信息，請參閱器件技術(shù)參考手冊。
6.5.2 電氣和時序技術(shù)規(guī)格
Table 6-10 針對 DCANx TX和 RX 引腳的動態(tài)特性
| 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|
| td(CANnTX) | 延遲時間，傳輸移位寄存器到 CANnTX 引腳的時間(1) | 15 | ns | |
| td(CANnRX) | 延遲時間，CANnRX 引腳接收移位寄存器的時間 | 5 | ns | |
(1) 這些值不包括輸出緩沖區(qū)的上升/下降時間。
6.6 本地互連網(wǎng)絡(luò)接口 (LIN)
SCI/LIN 模塊可被設(shè)定運(yùn)行為一個 SCI 或者一個 LIN。 模塊的內(nèi)核是一個 SCI。 增加了 SCI 的硬件特性以實(shí)現(xiàn) LIN 兼容性。
SCI 是一個執(zhí)行 標(biāo)準(zhǔn)非歸零碼格式的通用異步收發(fā)器。 例如，SCI 可被用于通過一個RS-232 端口或一條 K 線路進(jìn)行通信。
LIN 標(biāo)準(zhǔn)基于 SCI (UART) 串行數(shù)據(jù)連接格式。 通信概念是任何網(wǎng)絡(luò)節(jié)點(diǎn)間帶有一個消息標(biāo)識的單主控/多受控的多播傳輸。
6.6.1 LIN 特性
LIN 模塊的特性如下：
- 與 LIN1.3，2.0 和 2.1 協(xié)議兼容
- 多緩沖接收和發(fā)送單元
- 針對信息過濾的識別掩碼
- 自動主控頭文件生成
- 可編程同步中斷字段
- 同步字段
- 標(biāo)識符字段
- 從器件自動同步
- 同步中斷檢測
- 可選波特率更新
- 同步驗(yàn)證
- 帶有 7 個分?jǐn)?shù)位的 231個可編程傳輸速率
- 錯誤檢測
- 2 個帶有優(yōu)先級編碼的中斷線路
6.7 多緩沖/標(biāo)準(zhǔn)串行外設(shè)接口
MibSPI 是一款高速同步串行輸入/輸出端口，此端口允許一個已編輯長度（2 至 16 位）的串行比特流以一個設(shè)定比特傳輸速率移入和移出器件。 SPI 的典型應(yīng)用包括到外部外設(shè)的接口，例如 I/O，內(nèi)存，顯示驅(qū)動器，和模數(shù)轉(zhuǎn)換器。
6.7.1 特性
標(biāo)準(zhǔn)和 MibSPI 模塊有以下特性：
- 16 位移位寄存器
- 接收緩沖寄存器
- 8 位波特率時鐘發(fā)生器，支持最高達(dá) 20MHz 的波特率
- SPICLK 可由內(nèi)部生成（主控模式）或者從一個外部時鐘源接收（受控模式）
- 傳輸?shù)拿總€字可有一個唯一的格式
- 未在通信中使用的 SPII/O 可被用作數(shù)字輸入/輸出信號
Table 6-11 MibSPI/SPI 默認(rèn)配置
| MibSPIx/SPIx | I/O |
|---|---|
| MibSPI1 | MIBSPI1SIMO[0]，MIBSPI1SOMI[0]，MIBSPI1CLK，MIBSPI1nCS[3:0]，MIBSPI1nENA |
| SPI2 | SPI2SIMO，SPI2SOMI，SPI2CLK，SPI2nCS[0] |
| SPI3 | SPI3SIMO，SPI3SOMI，SPI3CLK，SPI3nENA，SPI3nCS[0] |
6.7.2 MibSPI 發(fā)送和接收 RAM 組織結(jié)構(gòu)
多緩沖 RAM 包含 128 個緩沖器。 多緩沖 RAM 的每個入口由 4 個部分組成：一個 16 位發(fā)送字段、一個 16 位接收字段、一個 16 位比較字段和一個 16 位狀態(tài)字段。 多緩沖 RAM 可被分成多個傳輸組，每個組具有不同數(shù)量的緩沖器。
6.7.3 MibSPI 發(fā)送觸發(fā)事件
每個傳輸組可被單獨(dú)配置。 可為選擇每個傳輸組選擇一個觸發(fā)事件和一個觸發(fā)源。 例如，一個觸發(fā)事件可以是一個上升沿或者一個可選觸發(fā)源上的永久低電平。 每個傳輸組可使用提供的 15 個觸發(fā)源。 這些觸發(fā)器選項在Table 6-12和中列出。
6.7.3.1 MIBSPI1 事件觸發(fā)接線
Table 6-12 MIBSPI1 事件觸發(fā)接線
| 事件編號 | TGxCTRL TRIGSRC[3:0] | 觸發(fā) |
|---|---|---|
| 被禁用 | 0000 | 無觸發(fā)源 |
| 事件 0 | 0001 | GIOA[0] |
| 事件 1 | 0010 | GIOA[1] |
| 事件 2 | 0011 | GIOA[2] |
| 事件 3 | 0100 | GIOA[3] |
| 事件 4 | 0101 | GIOA[4] |
| 事件 5 | 0110 | GIOA[5] |
| 事件 6 | 0111 | GIOA[6] |
| 事件 7 | 1000 | GIOA[7] |
| 事件 8 | 1001 | N2HET[8] |
| 事件 9 | 1010 | N2HET[10] |
| 事件 10 | 1011 | N2HET[12] |
| 事件 11 | 1100 | N2HET[14] |
| 事件 12 | 1101 | N2HET[16] |
| 事件 13 | 1110 | N2HET[18] |
| 事件 14 | 1111 | 內(nèi)部時鐘計數(shù)器 |
NOTE
對于 N2HET 觸發(fā)源，到 MibSPI1 模塊觸發(fā)輸入的連接來自輸出緩沖器的輸入一側(cè)（在 N2HET 模塊邊界上）。 通過這種方法，可生成一個觸發(fā)條件，即使 N2HET 信號未被選為墊上的輸出。
NOTE
對于 GIOx 觸發(fā)源，到 MibSPI1 模塊觸發(fā)輸入的連接來自輸入緩沖器的輸出一側(cè)。 按照這種方式，既可以通過將 GIOx 引腳選擇為一個輸出引腳或通過從一個外部觸發(fā)源驅(qū)動 GIOx 來產(chǎn)生一個觸發(fā)條件。
6.7.4 MibSPI/SPI 主控模式 I/O 時序規(guī)范
Table 6-13 SPI 主控模式外部時序參數(shù)（時鐘相位 = 0，SPICLK = 輸出，SPISIMO = 輸出并且 SPISOMI = 輸入）(1)(2)(3)
| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|---|
| 1 | tc(SPC)M | 周期時間，SPICLK (4) | 40 | 256tc(VCLK) | ns | |
| 2(5) | tw(SPCH)M | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tr(SPC)M – 3 | 0.5tc(SPC)M+3 | ns | |
| tw(SPCL)M | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tf(SPC)M – 3 | 0.5tc(SPC)M+3 | |||
| 3(5) | tw(SPCL)M | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tf(SPC)M – 3 | 0.5tc(SPC)M+3 | ns | |
| tw(SPCH)M | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tr(SPC)M – 3 | 0.5tc(SPC)M+3 | |||
| 4(5) | td(SPCH-SIMO)M | 延遲時間，在 SPICLK 低電平之前 SPISIMO 有效的時間（時鐘極性 = 0） | 0.5tc(SPC)M – 6 | ns | ||
| td(SPCL-SIMO)M | 延遲時間，在 SPICLK 高電平之前 SPISIMO 有效的時間（時鐘極性 = 1） | 0.5tc(SPC)M – 6 | ||||
| 5(5) | tv(SPCL-SIMO)M | 有效時間，SPICLK 低電平后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tf(SPC) – 4 | ns | ||
| tv(SPCH-SIMO)M | 有效時間，SPICLK 高電平之后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tr(SPC) – 4 | ||||
| 6(5) | tsu(SOMI-SPCL)M | 建立時間，SPISOMI 在 SPICLK 低電平之前的時間 （時鐘極性 = 0） | tf(SPC) + 2.2 | ns | ||
| tsu(SOMI-SPCH)M | 建立時間，SPISOMI 在 SPICLK 高電平之前的時間（時鐘極性 = 1） | tr(SPC) + 2.2 | ||||
| 7(5) | th(SPCL-SOMI)M | 保持時間，SPICLK 低電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 10 | ns | ||
| th(SPCH-SOMI)M | 保持時間，SPICLK 高電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 10 | ||||
| 8(6) | tC2TDELAY | 建立時間，SPICLK 高電平前 CS 激活的時間（時鐘極性 = 0） | CSHOLD = 0 | C2TDELAY*tc(VCLK) + 2*tc(VCLK) - tf(SPICS) + tr(SPC) – 7 | (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 | ns |
| CSHOLD =1 | C2TDELAY*tc(VCLK) + 3*tc(VCLK) - tf(SPICS) + tr(SPC) – 7 | (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 | ||||
| 建立時間，SPICLK 低電平前 CS 激活的時間（時鐘極性 = 1） | CSHOLD = 0 | C2TDELAY*tc(VCLK) + 2*tc(VCLK) - tf(SPICS) + tf(SPC) – 7 | (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 | ns | ||
| CSHOLD =1 | C2TDELAY*tc(VCLK) + 3*tc(VCLK) - tf(SPICS) + tf(SPC) – 7 | (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 | ||||
| 9(6) | tT2CDELAY | 保持時間 SPICLK 在 CS 無效前為低電平（時鐘極性 = 0） | 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) - 7 | 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) + 11 | ns | |
| 保持時間 SPICLK 在 CS 無效前為高電平 （時鐘極性 = 1） | 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) - 7 | 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) + 11 | ns | |||
| 10 | tSPIENA | SPIENAn 采樣點(diǎn) | (C2TDELAY+1) * tc(VCLK) - tf(SPICS) - 29 | (C1TDELAY+2)*tc(VCLK) | ns | |
| 11 | tSPIENAW | SPIENAn 寫入緩沖區(qū)的采樣點(diǎn) | (C2TDELAY+2)*tc(VCLK) | ns | ||
(1) 設(shè)置主控位 (SPIGCR1.0) 并且時鐘相位位 (SPIFMTx.16) 被清零。
(2) tc(VCLK)= 接口時鐘周期時間 = 1/f(VCLK)
(3) 對于上升和下降時序，請參見 Table 4-6。
(4) 當(dāng) SPI 處于主控模式下時，必須滿足下列條件：
對于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中設(shè)置的預(yù)分頻值。[15:8] 寄存器位。
對于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引腳上的外部負(fù)載必須小于 60pF。
對于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中設(shè)置的預(yù)分頻值。[15:8] 寄存器位。
對于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引腳上的外部負(fù)載必須小于 60pF。
(5) 作為基準(zhǔn)的 SPICLK 信號的有效邊沿由時鐘極性位 (SPIFMTx.17) 控制。
(6) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器內(nèi)被設(shè)定。
Figure 6-6 SPI 主控模式外部時序（時鐘相位 = 0）
Figure 6-7 SPI 主控模式片選時序（時鐘相位 = 0）
Table 6-14 SPI 主控模式外部時序參數(shù)（時鐘相位 = 1，SPICLK = 輸出，SPISIMO = 輸出并且 SPISOMI = 輸入）(1)(2)(3)
| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|---|
| 1 | tc(SPC)M | 周期時間，SPICLK (4) | 40 | 256tc(VCLK) | ns | |
| 2(5) | tw(SPCH)M | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tr(SPC)M – 3 | 0.5tc(SPC)M+3 | ns | |
| tw(SPCL)M | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tf(SPC)M – 3 | 0.5tc(SPC)M+3 | |||
| 3(5) | tw(SPCL)M | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tf(SPC)M – 3 | 0.5tc(SPC)M+3 | ns | |
| tw(SPCH)M | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tr(SPC)M – 3 | 0.5tc(SPC)M+3 | |||
| 4(5) | tv(SIMO-SPCH)M | 有效時間，SPISIMO 數(shù)據(jù)有效之后，SPICLK 為高電平的時間（時鐘極性 = 0） | 0.5tc(SPC)M – 6 | ns | ||
| tv(SIMO-SPCL)M | 有效時間，SPISIMO 數(shù)據(jù)有效之后，SPICLK 為低電平的時間（時鐘極性 = 1） | 0.5tc(SPC)M – 6 | ||||
| 5(5) | tv(SPCH-SIMO)M | 有效時間，SPICLK 高電平之后 SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 0.5tc(SPC)M – tr(SPC) – 4 | ns | ||
| tv(SPCL-SIMO)M | 有效時間，SPICLK 低電平后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 0.5tc(SPC)M – tf(SPC) – 4 | ||||
| 6(5) | tsu(SOMI-SPCH)M | 建立時間，SPISOMI 在 SPICLK 高電平之前的時間（時鐘極性 = 0） | tr(SPC) + 2.2 | ns | ||
| tsu(SOMI-SPCL)M | 建立時間，SPISOMI 在 SPICLK 低電平之前的時間 （時鐘極性 = 1） | tf(SPC) + 2.2 | ||||
| 7(5) | tv(SPCH-SOMI)M | 有效時間，SPICLK 高電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 10 | ns | ||
| tv(SPCL-SOMI)M | 有效時間，SPICLK 低電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 10 | ||||
| 8(6) | tC2TDELAY | 建立時間，SPICLK 高電平前 CS 激活的時間（時鐘極性 = 0） | CSHOLD = 0 | 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) – 7 | 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 | ns |
| CSHOLD =1 | 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) – 7 | 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 | ||||
| 建立時間，SPICLK 低電平前 CS 激活的時間（時鐘極性 = 1） | CSHOLD = 0 | 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) – 7 | 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 | ns | ||
| CSHOLD =1 | 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) – 7 | 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 | ||||
| 9(6) | tT2CDELAY | 保持時間 SPICLK 在 CS 無效前為低電平（時鐘極性 = 0） | T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) - 7 | T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) + 11 | ns | |
| 保持時間 SPICLK 在 CS 無效前為高電平 （時鐘極性 = 1） | T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) - 7 | T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) + 11 | ns | |||
| 10 | tSPIENA | SPIENAn 采樣點(diǎn) | (C2TDELAY+1)* tc(VCLK) - tf(SPICS) – 29 | (C1TDELAY+2)*tc(VCLK) | ns | |
| 11 | tSPIENAW | SPIENAn 寫入緩沖區(qū)的采樣點(diǎn) | (C2TDELAY+2)*tc(VCLK) | ns | ||
(1) 設(shè)置主位 (SPIGCR1.0) 并且時鐘相位位 (SPIFMTx.16) 被設(shè)置。
(2) tc(VCLK)= 接口時鐘周期時間 = 1/f(VCLK)
(3) 上升和下降時序，請參閱Table 4-6。
(4) 當(dāng) SPI 處于主控模式下時，必須滿足下列條件：
對于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中設(shè)置的預(yù)分頻值。[15:8] 寄存器位。
對于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引腳上的外部負(fù)載必須小于 60pF。
對于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中設(shè)置的預(yù)分頻值。[15:8] 寄存器位。
對于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引腳上的外部負(fù)載必須小于 60pF。
(5) 作為基準(zhǔn)的 SPICLK 信號的有效邊沿由時鐘極性位 (SPIFMTx.17) 控制。
(6) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器內(nèi)被設(shè)定。
Figure 6-8 SPI 主控模式外部時序（時鐘相位 = 1）
Figure 6-9 SPI 主控模式芯片選擇時序（時鐘相位 = 1）
6.7.5 SPI 受控模式 I/O 時序
Table 6-15 SPI 受控模式外部時序參數(shù)（時鐘相位 = 0，SPICLK = 輸入，SPISIMO = 輸入并且 SPISOMI = 輸出）(1)(2)(3)(4)
| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| 1 | tc(SPC)S | 周期時間，SPICLK(5) | 40 | ns | |
| 2(6) | tw(SPCH)S | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 0） | 14 | ns | |
| tw(SPCL)S | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 1） | 14 | |||
| 3(6) | tw(SPCL)S | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 0） | 14 | ns | |
| tw(SPCH)S | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 1） | 14 | |||
| 4(6) | td(SPCH-SOMI)S | 延遲時間，SPICLK 高電平之后 SPISOMI 有效的時間（時鐘極性 = 0） | trf(SOMI) + 20 | ns | |
| td(SPCL-SOMI)S | 延遲時間，SPICLK 低電平之后 SPISOMI 有效的時間（時鐘極性 = 1） | trf(SOMI) + 20 | |||
| 5(6) | th(SPCH-SOMI)S | 保持時間，SPICLK 高電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 2 | ns | |
| th(SPCL-SOMI)S | 保持時間，SPICLK 低電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 2 | |||
| 6(6) | tsu(SIMO-SPCL)S | 建立時間，SPISIMO 在 SPICLK 低電平之前的時間（時鐘極性 = 0） | 4 | ns | |
| tsu(SIMO-SPCH)S | 建立時間，SPISIMO 在 SPICLK 高電平之前的時間（時鐘極性 = 1） | 4 | |||
| 7(6) | th(SPCL-SIMO)S | 保持時間，SPICLK 低電平后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 2 | ns | |
| th(SPCH-SIMO)S | 保持時間，SPICLK 高電平之后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 2 | |||
| 8 | td(SPCL-SENAH)S | 延遲時間，最后 SPICLK 低電平后的 SPIENAn 高電平時間（時鐘極性=0） | 1.5tc(VCLK) | 2.5tc(VCLK)+ tr(ENAn) + 22 | ns |
| td(SPCH-SENAH)S | 延遲時間，最后 SPICLK 高電平后的 SPIENAn 高電平時間（時鐘極性= 1） | 1.5tc(VCLK) | 2.5tc(VCLK)+ tr(ENAn) + 22 | ||
| 9 | td(SCSL-SENAL)S | 延遲時間，SPICSn 低電平后 SPIENAn 低電平的時間（如果新數(shù)據(jù)已經(jīng)被寫入 SPI 緩沖區(qū)） | tf(ENAn) | tc(VCLK)+tf(ENAn)+27 | ns |
(1) 主控位 (SPIGCR1.0) 被清零并且時鐘相位位 (SPIFMTx.16) 被清零。
(2) 如果 SPI 處于受控模式中，以下必須為真：tc(SPC)S≥ (PS + 1) tc(VCLK)，其中 PS = SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8].
(3) 對上升和下降時序，請參閱Table 4-6。
(4) tc(VCLK)= 接口時鐘周期時間 = 1/f(VCLK)
(5) 當(dāng) SPI 處于主控模式中時，下列必須為真：
對于從 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 為 SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8] 寄存器位
對于為零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
對于從 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 為 SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8] 寄存器位
對于為零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
(6) 作為基準(zhǔn)的 SPICLK 信號的有效邊沿由時鐘極性位 (SPIFMTx.17) 控制。
Figure 6-10 SPI 受控模式外部時序（時鐘相位 = 0）
Figure 6-11 SPI 受控模式使能時序（時鐘相位 = 0）
Table 6-16 SPI 受控模式外部時序參數(shù)（時鐘相位= 1，SPICLK = 輸入, SPISIMO = 輸入，和 SPISOMI = 輸出）(1)(2)(3)(4)
| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| 1 | tc(SPC)S | 周期時間，SPICLK(5) | 40 | ns | |
| 2(6) | tw(SPCH)S | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 0） | 14 | ns | |
| tw(SPCL)S | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 1） | 14 | |||
| 3(6) | tw(SPCL)S | 脈沖持續(xù)時間，SPICLK 低電平的時間（時鐘極性 = 0） | 14 | ns | |
| tw(SPCH)S | 脈沖持續(xù)時間，SPICLK 高電平的時間（時鐘極性 = 1） | 14 | |||
| 4(6) | td(SOMI-SPCL)S | 延遲時間，SPICLK 低電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 0） | trf(SOMI) + 20 | ns | |
| td(SOMI-SPCH)S | 延遲時間，SPICLK 高電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 1） | trf(SOMI) + 20 | |||
| 5(6) | th(SPCL-SOMI)S | 保持時間，SPICLK 高電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 2 | ns | |
| th(SPCH-SOMI)S | 保持時間，SPICLK 低電平之后 SPISOMI 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 2 | |||
| 6(6) | tsu(SIMO-SPCH)S | 建立時間，SPISIMO 在 SPICLK 高電平之前的時間（時鐘極性 = 0） | 4 | ns | |
| tsu(SIMO-SPCL)S | 建立時間，SPISIMO 在 SPICLK 低電平之前的時間（時鐘極性 = 1） | 4 | |||
| 7(6) | tv(SPCH-SIMO)S | 高電平時間，SPICLK 高電平之后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 0） | 2 | ns | |
| tv(SPCL-SIMO)S | 高電平時間，SPICLK 低電平之后，SPISIMO 數(shù)據(jù)有效的時間（時鐘極性 = 1） | 2 | |||
| 8 | td(SPCH-SENAH)S | 延遲時間，最后 SPICLK 高電平后的 SPIENAn 高電平時間（時鐘極性= 0） | 1.5tc(VCLK) | 2.5tc(VCLK)+ tr(ENAn) + 22 | ns |
| td(SPCL-SENAH)S | 延遲時間，最后 SPICLK 低電平后的 SPIENAn 高電平時間（時鐘極性= 1） | 1.5tc(VCLK) | 2.5tc(VCLK)+ tr(ENAn) + 22 | ||
| 9 | td(SCSL-SENAL)S | 延遲時間，SPICSn 低電平后 SPIENAn 低電平的時間（如果新數(shù)據(jù)已經(jīng)被寫入 SPI 緩沖區(qū)） | tf(ENAn) | tc(VCLK)+tf(ENAn)+ 27 | ns |
| 10 | td(SCSL-SOMI)S | 延遲時間， SPICSn 低電平后 SOMI 有效的時間（如果新數(shù)據(jù)已經(jīng)被寫入 SPI 緩沖區(qū)） | tc(VCLK) | 2tc(VCLK)+trf(SOMI)+ 28 | ns |
(1) 主控位 (SPIGCR1.0) 被清零并且時鐘相位位 (SPIFMTx.16) 被置位。
(2) 如果 SPI 處于受控模式中，以下必須為真：tc(SPC)S≤(PS + 1) tc(VCLK)，其中 PS = SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8].
(3) 對上升和下降時序，請參閱Table 4-6。
(4) tc(VCLK)= 接口時鐘周期時間 = 1/f(VCLK)
(5) 當(dāng) SPI 處于主控模式中時，下列必須為真：
對于從 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 為 SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8] 寄存器位
對于為零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
對于從 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 為 SPIFMTx 中設(shè)定的預(yù)分頻值。[15:8] 寄存器位
對于為零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
(6) 作為基準(zhǔn)的 SPICLK 信號的有效邊沿由時鐘極性位 (SPIFMTx.17) 控制。
Figure 6-12 SPI 受控模式外部時序（時鐘相位 = 1）
Figure 6-13 SPI 受控模式使能定時（時鐘相位 = 1）
6.8 增強(qiáng)型正交編碼器 (eQEP)
Figure 6-14顯示了器件上的 eQEP 模塊互連。
Figure 6-14 eQEP 模塊互連
6.8.1 針對 eQEPx 模塊的時鐘使能控制
對 eQEP 來說，eQEP 時鐘的器件電平控制只能通過 VCLK 時鐘域的使能/禁用來完成的。 這種控制的實(shí)現(xiàn)需要使用 CLKDDIS 寄存器的位 9。 缺省情況下，eQEP 時鐘源被啟用。
6.8.2 使用 eQEP 相位誤差
只要在它的輸入 EQEPxA 和 EQEPxB 中檢測到一個相位錯誤，eQEP 模塊就設(shè)定 EQEPERR 信號輸出。 這個來自 eQEP 模塊的錯誤信號都被輸入到連接選擇復(fù)用器中。 如Figure 6-14所示，選擇的多路轉(zhuǎn)換器的輸出被反相并被連接到 N2HET 模塊。 該連接允許應(yīng)用定義對 eQEP 模塊表明的相位誤差的響應(yīng)。
6.8.3 到 eQEPx 模塊的輸入連接
如Table 6-17所示，可以在一個雙 VCLK 同步輸入或者一個雙 VCLK 同步和已濾波輸入之間選擇到每個 eQEP 模塊的輸入連接。
Table 6-17 器件電平輸入同步
| 輸入信號 | 針對到eQEPx 的雙同步連接的控制 | 對于到 eQEPx 的雙同步和已濾波連接的控制 |
|---|---|---|
| eQEPA | PINMMR8[0] = 1 | PINMMR8[0]=0 與 PINMMR8[1]=1 |
| eQEPB | PINMMR8[8 ]= 1 | PINMMR8[8]=0 與 PINMMR8[9]=1 |
| eQEPI | PINMMR8[16 ]= 1 | PINMMR8[16]=0 與 PINMMR8[17]=1 |
| eQEPS | PINMMR8[24 ]= 1 | PINMMR8[24]=0 與 PINMMR8[25]=1 |
6.8.4 增強(qiáng)型正交編碼器脈沖 (eQEPx) 時序
Table 6-18 eQEPx 時序要求
| 參數(shù) | 測試條件 | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| tw(QEPP) | QEP 輸入周期 | 同步的 | 2tc(VCLK) | 周期 | |
| 同步，帶有輸入濾波器 | 2tc(VCLK) + 濾波器寬度 | 周期 | |||
| tw(INDEXH) | QEP 索引輸入高電平時間 | 同步 | 2tc(VCLK) | 周期 | |
| 同步，帶有輸入濾波器 | 2tc(VCLK) + 濾波器寬度 | 周期 | |||
| tw(INDEXL) | QEP 索引輸入低電平時間 | 同步 | 2tc(VCLK) | 周期 | |
| 同步，帶有輸入濾波器 | 2tc(VCLK) + 濾波器寬度 | 周期 | |||
| tw(STROBH) | QEP 選通輸入高電平時間 | 同步 | 2tc(VCLK) | 周期 | |
| 同步，帶有輸入濾波器 | 2tc(VCLK) + 濾波器寬度 | 周期 | |||
| tw(STROBL) | QEP 選通輸入低電平時間 | 同步 | 2tc(VCLK) | 周期 | |
| 同步，帶有輸入濾波器 | 2tc(VCLK) + 濾波器寬度 | 周期 | |||
Table 6-19 eQEPx 開關(guān)特性
| 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|
| td(CNTR)xin | 延遲時間，外部時鐘到計數(shù)器增量的時間 | 4tc(VCLK) | 周期 | |
| td(PCS-OUT)QEP | 延遲時間，QEP 輸入邊沿到位置比較同步輸出的時間 | 6tc(VCLK) | 周期 | |