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ZHCSCX9 October 2014 RM41L232

PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.

封裝選項

機械數據 (封裝 | 引腳)

PN|80
- MTQF010B

散熱焊盤機械數據 (封裝 | 引腳)

訂購信息

zhcscx9_oa

3 器件封裝和引腳功能

3.1 PZ QFP 封裝引腳分配（100 引腳）

Figure 3-1 PZ QFP 封裝引腳分配（100 引腳）

請注意：引腳可具有復用功能。上面的圖中只顯示了缺省功能。

3.2 引腳配置和功能

下表確認了外部信號名稱、相關的引腳數量以及機械封裝標識符、引腳類型（輸入，輸出，IO，電源或接地）、引腳是否帶有任何內部上拉/下拉電阻器、引腳是否可被配置為一個通用輸入輸出 (GIO)，和一個功能引腳說明。

NOTE

當 nPORRST 為低電平以及變為高電平后，所有 I/O 引腳，除了 nRST 之外，立即都被配置為輸入。

在 nPORRST 為低電平時，所有只輸出引腳可被配置為輸入，而在 nPORRST 變為高電平后，被立即配置為輸出。

當 nPORRST 為低電平時，輸入緩沖器被禁用，并且輸出緩沖器為三態。

NOTE

在下面的引腳功能表中，“缺省拉動狀態”是 nPORRST 為低電平時以及 nPORRST 變為高電平后的上拉或下拉狀態。當軟件為一個替代功能配置引腳時，缺省拉動方向也許會發生變化。 “拉動類型”是指針對指定引腳使能粗體名稱的信號時生效的拉動類型。

3.2.1 高端定時器 (N2HET)

Table 3-1 高端定時器 (N2HET)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
N2HET[0]	19	I/O	下拉	可編程，20uA	定時器輸入捕捉或輸出比較。 N2HET 適用引腳可被設定為通用輸入/輸出 (GIO)。每個 N2HET 引腳都配備有一個抑制濾波器。如果該引腳被配置為一個輸入引腳，它將啟用過濾器來過濾掉小于一個可編程持續時間的脈沖。
N2HET[2]	22
N2HET[4]	25
N2HET[6]	26
N2HET[8]	74
N2HET[10]	83
N2HET[12]	89
N2HET[14]	90
N2HET[16]	97
MIBSPI1nCS[1]/EQEPS/ N2HET[17]	93
N2HET[18]	98
MIBSPI1nCS[2]/N2HET[20]/ N2HET[19]	27
MIBSPI1nCS[2]/N2HET[20]/ N2HET[19]	27
N2HET[22]	11
N2HET[24]	64
MIBSPI1nCS[3]/N2HET[26]	39
ADEVT/N2HET[28]	58
GIOA[7]/N2HET[29]	18
MIBSPI1nENA/N2HET[23]/ N2HET[30]	68
GIOA[6]/SPI2nCS[1]/N2HET[31]	12

3.2.2 增強型正交編碼器脈沖模塊 (eQEP)

Table 3-2 增強型正交編碼器脈沖模塊 (eQEP)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
SPI3CLK/EQEPA	36	輸入	上拉	固定，20uA	增強型 QEP 輸入 A
SPI3nENA/EQEPB	37	輸入			增強型QEP 輸入 B
SPI3nCS[0]/EQEPI	38	I/O			增強型 QEP 索引
MIBSPI1nCS[1]/EQEPS/N2HET[17]	93	I/O			增強型 QEP 閘門

3.2.3 通用輸入/輸出 (GIO)

Table 3-3 通用輸入/輸出 (GIO)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
GIOA[0]/SPI3nCS[3]	1	I/O	下拉	可編程，20uA	通用輸入/輸出所有 GPIO 引腳能夠在上升/下降/雙邊沿上生成 CPU 中斷。
GIOA[1]/SPI3nCS[2]	2
GIOA[2]/SPI3nCS[1]	5
GIOA[3]/SPI2nCS[3]	8
GIOA[4]/SPI2nCS[2]	9
GIOA[5]/EXTCLKIN	10
GIOA[6]/SPI2nCS[1]/N2HET[31]	12
GIOA[7]/N2HET[29]	18

3.2.4 控制器局域網絡接口模塊 (DCAN1，DCAN2)

Table 3-4 控制器局域網絡接口模塊 (DCAN1，DCAN2)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
CAN1RX	63	I/O	上拉	可編程，20uA	CAN1 接收，或通用 I/O (GPIO)
CAN1TX	62				CAN1 發送，或 GPIO
CAN2RX	92				CAN2 接收，或 GPIO
CAN2TX	91				CAN2 發送，或 GPIO

3.2.5 多緩沖串行外設接口 (MibSPI1)

Table 3-5 多緩沖串行外設接口 (MibSPI1)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
MIBSPI1CLK	67	I/O	上拉	可編程，20uA	MibSPI1 串行時鐘，或 GPIO
MIBSPI1nCS[0]	73				MibSPI1 芯片選擇，或 GPIO
MIBSPI1nCS[1]/EQEPS/N2HET[17]	93
MIBSPI1nCS[2]/N2HET[20]/N2HET[19]	27
MIBSPI1nCS[3]/N2HET[26]	39
MIBSPI1nENA/N2HET[23]/N2HET[30]	68				MibSPI1 使能，或 GPIO
MIBSPI1SIMO	65				MibSPI1 從器件-輸入-主器件-輸出，或 GPIO
MIBSPI1SOMI	66				MibSPI1 從器件-輸出-主器件-輸入，或 GPIO

3.2.6 標準串行外設接口 (SPI2)

Table 3-6 標準串行外設接口 (SPI2)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
SPI2CLK	71	I/O	上拉	可編程，20uA	SPI2 串行時鐘，或 GPIO
SPI2nCS[0]	23				SPI2 芯片選擇，或 GPIO
GIOA[6]/SPI2nCS[1]/N2HET[31]	12
GIOA[4]/SPI2nCS[2]	9
GIOA[3]/SPI2nCS[3]	8
SPI2SIMO	70				SPI2 從器件-輸入-主器件-輸出，或 GPIO
SPI2SOMI	69				SPI2 從器件-輸出-主器件-輸入，或 GPIO
通過分別配置 SPI2 的 SPIPC9 寄存器的 SRS 位來獨立地選擇 SPI2CLK，SPI2SIMO 和 SPI2SOMI 的驅動強度。 8mA 驅動（快速）時，SRS=0。因為 SPIPC9 寄存器中 SRS 位缺省為 0，所以該模式為缺省模式。 2mA 驅動（慢速）時，SRS=1。
SPI3CLK/EQEPA	36	I/O	上拉	可編程，20uA	SPI3 串行時鐘，或 GPIO
SPI3nCS[0]/EQEPI	38				SPI3 芯片選擇，或 GPIO
GIOA[2]/SPI3nCS[1]	5
GIOA[1]/SPI3nCS[2]	2
GIOA[0]/SPI3nCS[3]	1
SPI3nENA/EQEPB	37				SPI3 使能，或 GPIO
SPI3SIMO	35				SPI3 從器件-輸入-主器件-輸出，或 GPIO
SPI3SOMI	34				SPI3 從器件-輸出-主器件-輸入，或 GPIO

3.2.7 本地互連網絡控制器 (LIN)

Table 3-7 本地互連網絡控制器 (LIN)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
LINRX	94	I/O	上拉	可編程，20uA	LIN 接收，或 GPIO
LINTX	95	I/O	上拉	可編程，20uA	LIN 發送，或 GPIO

3.2.8 多緩沖模數轉換器 (MibADC)

Table 3-8 多緩沖模數轉換器 (MibADC)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
ADEVT/N2HET[28]	58	I/O	上拉	可編程，20uA	ADC 事件觸發器或 GPIO
ADIN[0]	42	輸入	-	-	模擬輸入
ADIN[1]	49
ADIN[2]	51
ADIN[3]	52
ADIN[4]	54
ADIN[5]	55
ADIN[6]	56
ADIN[7]	43
ADIN[8]	57
ADIN[9]	48
ADIN[10]	50
ADIN[11]	53
ADIN[16]	40
ADIN[17]	41
ADIN[20]	44
ADIN[21]	45
ADREFHI/VCCAD	46	輸入/電源	-	-	ADC 高基準電平 / ADC 運行電源
ADREFLO/VSSAD	47	輸入/接地	-	-	ADC 低基準電平 / ADC 電源接地

3.2.9 系統模塊

Table 3-9 系統模塊

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
ECLK	84	I/O	下拉	可編程，20uA	外部預分頻時鐘輸出，或 GIO。
GIOA[5]/EXTCLKIN	10	輸入	下拉	20uA	外部時鐘輸入
nPORRST	31	輸入	下拉	100uA	加電復位，冷復位外部電源監視器電路必須在任何微控制器電源下降到指定范圍之外時將 nPORRST 驅動為低電平。該引腳有一個毛刺脈沖濾波器。
nRST	81	I/O	上拉	100uA	外部電路必須通過將 nRST 驅動為低電平來將一個系統復位置為有效。為了確保外部復位不會隨意產生，TI 建議將一個外部上拉電阻器連接到該引腳。這個引腳有一個毛刺脈沖濾波器。

3.2.10 錯誤信令模塊 (ESM)

Table 3-10 錯誤信令模塊 (ESM)

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
nERROR	82	I/O	下拉	20uA	ESM 錯誤信號。指示嚴重程度高的錯誤。

3.2.11 主振蕩器

Table 3-11 主振蕩器

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
OSCIN	14	輸入	-	-	從外部晶振/諧振器，或者外部時鐘輸入
OSCOUT	16	輸出	-	-	到外部晶振/諧振器
KELVIN_GND	15	輸入	-	-	專用的接地振蕩器

3.2.12 測試/調試接口

Table 3-12 測試/調試接口

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
nTRST	76	輸入	下拉	固定，100uA	JTAG 測試硬件復位
RTCK	80	輸出	-	-	JTAG 返回測試時鐘
TCK	79	輸入	下拉	固定，100uA	JTAG 測試時鐘
TDI	77	I/O	上拉	固定，100uA	JTAG 測試數據輸入
TDO	78	I/O	下拉	固定，100uA	JTAG 測試數據輸出
TMS	75	I/O	上拉	固定，100uA	JTAG 測試選擇
TEST	24	I/O	下拉	固定，100uA	測試使能。僅供內部使用。這個引腳有一個毛刺脈沖濾波器。為了正確運行，此引腳必須通過一個外部電阻接地。

3.2.13 閃存

Table 3-13 閃存

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
FLTP1	3	輸入	-	-	閃存測試引腳。為了正確運行，該引腳必須只連接至一個測試焊盤或著根本就不相連 [無連接 (NC)]。在有可能受到 ESD 事件影響的最終產品中，測試焊盤一定不能暴露在外。
FLTP2	4	輸入	-	-
VCCP	96	3.3V 電源	-	-	閃存外部泵電壓 (3.3V) 閃存讀取和閃存編程和擦除操作中都需要用到該引腳。

3.2.14 內核電源

Table 3-14 內核電源

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
VCC	13	1.2V 電源	-	-	數字邏輯和 RAM 電源
VCC	21
VCC	30
VCC	32
VCC	61
VCC	88
VCC	99

3.2.15 I/O 電源

Table 3-15 I/O 電源

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
VCCIO	6	3.3V 電源	-	-	I/O 電源
VCCIO	28
VCCIO	60
VCCIO	85

3.2.16 內核和 I/O 電源接地基準

Table 3-16 內核和 I/O 電源接地基準

引腳		信號類型	缺省拉動狀態	拉動類型	說明
信號名稱	100 PZ	信號類型	缺省拉動狀態	拉動類型	說明
VSS	7	接地	-	-	器件接地基準這是除 ADC 電源外所有電源的一個單接地基準。
VSS	17
VSS	20
VSS	29
VSS	33
VSS	59
VSS	72
VSS	86
VSS	87
VSS	100

3.3 輸出復用和控制

輸出復用將被用于器件中。使用復用是為了允許附加程序包/功能組合的開發，同時也是為了保持引腳分配與市場上器件系列的兼容性。

在所有被指定為多路復用的情況中，輸出緩沖器均是復用的。

Table 3-17 輸出多路復用器選項

100 PZ 引腳	缺省功能	控制 1	選項 2	控制 2	選項 3	控制 3
1	GIOA[0]	PINMMR0[8]	SPI3nCS[3]	PINMMR0[9]	-	-
2	GIOA[1]	PINMMR1[0]	SPI3nCS[2]	PINMMR1[1]	-	-
5	GIOA[2]	PINMMR1[8]	SPI3nCS[1]	PINMMR1[9]	-	-
8	GIOA[3]	PINMMR1[16]	SPI2nCS[3]	PINMMR1[17]	-	-
9	GIOA[4]	PINMMR1[24]	SPI2nCS[2]	PINMMR1[25]	-	-
10	GIOA[5]	PINMMR2[0]	EXTCLKIN	PINMMR2[1]	-	-
12	GIOA[6]	PINMMR2[8]	SPI2nCS[1]	PINMMR2[9]	N2HET[31]	PINMMR2[10]
18	GIOA[7]	PINMMR2[16]	N2HET[29]	PINMMR2[17]	-	-
93	MIBSPI1nCS[1]	PINMMR6[8]	EQEPS	PINMMR6[9]	N2HET[17]	PINMMR6[10]
27	MIBSPI1nCS[2]	PINMMR3[0]	N2HET[20]	PINMMR3[1]	N2HET[19]	PINMMR3[2]
39	MIBSPI1nCS[3]	PINMMR4[8]	N2HET[26]	PINMMR4[9]	-	-
68	MIBSPI1nENA	PINMMR5[8]	N2HET[23]	PINMMR5[9]	N2HET[30]	PINMMR5[10]
36	SPI3CLK	PINMMR3[16]	EQEPA	PINMMR3[17]	-	-
38	SPI3nCS[0]	PINMMR4[0]	EQEPI	PINMMR4[1]	-	-
37	SPI3nENA	PINMMR3[24]	EQEPB	PINMMR3[25]	-	-
58	ADEVT	PINMMR4[16]	N2HET[28]	PINMMR4[17]	-	-

3.3.1 輸出多路復用的注意事項

Table 3-17顯示了為每個引腳選擇所需功能性的輸出信號的復用和控制信號。

該信號的默認引腳由Table 3-17中的“默認功能”欄來定義。
“CTRL x”欄表示多路復用的控制寄存器并且該位必須被置位，以此來選擇任何特定引腳上輸出的相應功能性。

例如，說到引腳 18 的復用，如下所示。

Table 3-18 多路復用實例

100 PZ 引腳	缺省功能	控制 1	選項 2	控制 2	選項 3	控制 3
18	GIOA[7]	PINMMR2[16]	N2HET[29]	PINMMR2[17]	-	-

在 GIO 模塊控制寄存器中，如果 GIOA[7] 被配置為一個輸出引腳，那么可編程的引腳電平將缺省顯示在引腳 18 上。 PINMMR2[16] 位被默認置位，以此來表示 GIOA[7] 信號被選擇為輸出。
如果應用需要在引腳 18 上輸出 N2HET[29] 信號，則必須清除 PINMMR2[16] 并且置位 PINMMR2[17]。
注意：該引腳作為輸出引腳被連接至 GIO 和 N2HET 兩種模塊。也就是說，在這類引腳上沒有輸入復用。

3.3.2 多路復用控制寄存器的通用規則

PINMMR 控制寄存器只能在特權模式下才可以被寫入。在非特權模式下的寫入將會產生一個錯誤響應。
如果該應用向任一個 PINMMR 控制寄存器中寫入全 0，那么將為受影響的引腳選擇缺省功能。
一個 PINMMR 控制寄存器中的每個字節都被用于為一個給定的引腳選擇功能性。對于任意引腳來說，如果應用在一個字節內置位了多個位，那么將為該引腳選擇缺省功能。
PINMMR 控制寄存器內的一些位可以與那些 100 引腳封裝所不具有的內部焊盤相關聯。因此，被標記為保存的位不應該作為一個 1 被寫入。

3.4 特定復用選項

執行特別控制來影響這個微控制器上的特定功能。在這節中將對這些控制進行描述。

3.4.1 eQEP 輸入過濾

3.4.1.1 eQEPA 輸入

當 PINMMR8[0]=1 時，使用 VCLK 來使 eQEPA 輸入雙同步。
當 PINMMR8[0]=0 并且 PINMMR8[1]=1 時，通過使用 VCLK，eQEPA 輸入被雙同步，然后由一個固定的 6 位奇數器進行限定。
PINMMR8[0]=0 并且 PINMMR8[1]=0 是一個非法組合而且運行方式缺省為 PINMMR8[0]=1。

3.4.1.2 eQEPB 輸入

當 PINMMR8[8]= 1 時，使用 VCLK 來使 eQEPB 輸入雙同步。
當 PINMMR8[8]=0 并且 PINMMR8[9]=1 時，通過使用 VCLK，eQEPB 輸入被雙同步，然后由一個固定的 6 位奇數器進行限定。
PINMMR8[8]=0 并且 PINMMR8[9]=0 是一個非法組合而且運行方式缺省為 PINMMR8[8]=1。

3.4.1.3 eQEPI 輸入

當 PINMMR8[16]= 1 時，使用 VCLK 來使 eQEPI輸入雙同步。
當 PINMMR8[16]=0 并且 PINMMR8[17]=1 時，通過使用 VCLK，eQEPI 輸入被雙同步，然后由一個固定的 6 位奇數器進行限定。
PINMMR8[16]=0 并且 PINMMR8[17]=0 是一個非法組合而且運行方式缺省為 PINMMR8[16]=1。

3.4.1.4 eQEPS 輸入

當 PINMMR8[24]=1 時，使用 VCLK 來使 eQEPS 輸入雙同步。
當 PINMMR8[24]=0 并且 PINMMR8[25]=1 時，通過使用 VCLK，eQEPS 輸入被雙同步，然后由一個固定的 6 位奇數器進行限定。
PINMMR8[24]=0 并且 PINMMR8[25]=0 是一個非法組合而且運行方式缺省為 PINMMR8[24]=1。

3.4.2 N2HET PIN_nDISABLE 輸入端口

當 PINMMR9[0]=1 時，GIOA[5] 被直接接至 N2HET 模塊的 N2HET PIN_nDISABLE 輸入。
當 PINMMR9[0]=0 并且 PINMMR9[1]=1 時，EQEPERR 在直接接至 N2HET 模塊的 N2HET PIN_nDISABLE 輸入前使用 VCLK 將其反相并雙同步。
PINMMR9[0]=0 并且 PINMMR9[1]=0 是一個非法的組合而且運行方式缺省為 PINMMR9[0]=1。