ZHCSDR5B March 2012 – April 2015 TMS320C6654
PRODUCTION DATA.
- 1 C6654 特性和描述
- 2 修訂歷史記錄
-
3 Device Overview
- 3.1 Device Characteristics
- 3.2 DSP Core Description
- 3.3 Memory Map Summary
- 3.4 Boot Sequence
- 3.5
Boot Modes Supported and PLL Settings
- 3.5.1 Boot Device Field
- 3.5.2 Device Configuration Field
- 3.5.3
Boot Parameter Table
- 3.5.3.1 Sleep / XIP Mode Parameter Table
- 3.5.3.2 SRIO Mode Boot Parameter Table
- 3.5.3.3 Ethernet Mode Boot Parameter Table
- 3.5.3.4 NAND Mode Boot Parameter Table
- 3.5.3.5 PCIE Mode Boot Parameter Table
- 3.5.3.6 I2C Mode Boot Parameter Table
- 3.5.3.7 SPI Mode Boot Parameter Table
- 3.5.3.8 Hyperlink Mode Boot Parameter Table
- 3.5.3.9 UART Mode Boot Parameter Table
- 3.6 PLL Boot Configuration Settings
- 3.7 Second-Level Bootloaders
- 3.8 Terminals
- 3.9 Terminal Functions
-
4 Device Configuration
- 4.1 Device Configuration at Device Reset
- 4.2 Peripheral Selection After Device Reset
- 4.3
Device State Control Registers
- 4.3.1 Device Status Register
- 4.3.2 Device Configuration Register
- 4.3.3 JTAG ID (JTAGID) Register Description
- 4.3.4 Kicker Mechanism (KICK0 and KICK1) Register
- 4.3.5 LRESETNMI PIN Status (LRSTNMIPINSTAT) Register
- 4.3.6 LRESETNMI PIN Status Clear (LRSTNMIPINSTAT_CLR) Register
- 4.3.7 Reset Status (RESET_STAT) Register
- 4.3.8 Reset Status Clear (RESET_STAT_CLR) Register
- 4.3.9 Boot Complete (BOOTCOMPLETE) Register
- 4.3.10 Power State Control (PWRSTATECTL) Register
- 4.3.11 NMI Event Generation to CorePac (NMIGRx) Register
- 4.3.12 IPC Generation (IPCGRx) Registers
- 4.3.13 IPC Acknowledgement (IPCARx) Registers
- 4.3.14 IPC Generation Host (IPCGRH) Register
- 4.3.15 IPC Acknowledgement Host (IPCARH) Register
- 4.3.16 Timer Input Selection Register (TINPSEL)
- 4.3.17 Timer Output Selection Register (TOUTPSEL)
- 4.3.18 Reset Mux (RSTMUXx) Register
- 4.3.19 Device Speed (DEVSPEED) Register
- 4.3.20 Pin Control 0 (PIN_CONTROL_0) Register
- 4.3.21 Pin Control 1 (PIN_CONTROL_1) Register
- 4.3.22 uPP Clock Source (UPP_CLOCK) Register
- 4.4 Pullup/Pulldown Resistors
- 5 System Interconnect
- 6 C66x CorePac
- 7 Device Operating Conditions
-
8 Peripheral Information and Electrical Specifications
- 8.1 Recommended Clock and Control Signal Transition Behavior
- 8.2 Power Supplies
- 8.3 Power Sleep Controller (PSC)
- 8.4 Reset Controller
- 8.5
Main PLL and PLL Controller
- 8.5.1 Main PLL Controller Device-Specific Information
- 8.5.2
PLL Controller Memory Map
- 8.5.2.1 PLL Secondary Control Register (SECCTL)
- 8.5.2.2 PLL Controller Divider Register (PLLDIV2, PLLDIV5, PLLDIV8)
- 8.5.2.3 PLL Controller Clock Align Control Register (ALNCTL)
- 8.5.2.4 PLLDIV Divider Ratio Change Status Register (DCHANGE)
- 8.5.2.5 SYSCLK Status Register (SYSTAT)
- 8.5.2.6 Reset Type Status Register (RSTYPE)
- 8.5.2.7 Reset Control Register (RSTCTRL)
- 8.5.2.8 Reset Configuration Register (RSTCFG)
- 8.5.2.9 Reset Isolation Register (RSISO)
- 8.5.3 Main PLL Control Register
- 8.5.4 Main PLL and PLL Controller Initialization Sequence
- 8.5.5 Main PLL Controller/PCIe Clock Input Electrical Data/Timing
- 8.6 DDR3 PLL
- 8.7 Enhanced Direct Memory Access (EDMA3) Controller
- 8.8 Interrupts
- 8.9 Memory Protection Unit (MPU)
- 8.10 DDR3 Memory Controller
- 8.11 I2C Peripheral
- 8.12 SPI Peripheral
- 8.13 UART Peripheral
- 8.14 PCIe Peripheral
- 8.15 EMIF16 Peripheral
- 8.16 Ethernet Media Access Controller (EMAC)
- 8.17 Management Data Input/Output (MDIO)
- 8.18 Timers
- 8.19 General-Purpose Input/Output (GPIO)
- 8.20 Semaphore2
- 8.21 Multichannel Buffered Serial Port (McBSP)
- 8.22 Universal Parallel Port (uPP)
- 8.23 Emulation Features and Capability
- 9 Device and Documentation Support
- 10Mechanical Data
1 C6654 特性和描述
1.1 特性
- 1 個 TMS320C66x™ 數字信號處理器 (DSP) 內核子系統 (CorePac)，具有
- 850MHz C66x 定點/浮點 CPU 內核
- 850MHz 時，定點運算速度達 27.2G MAC/內核
- 850MHz 時，浮點運算速度達 13.6 GFLOP/內核
- 存儲器
- 每核 32K字節一級程序 (L1P) 內存
- 每核 32K字節一級數據 (L1D) 內存
- 每核 1024K字節本地 L2
- 850MHz C66x 定點/浮點 CPU 內核
- 多核共享存儲器控制器 (MSMC)
- DDR3_EMIF 的內存保護單元
- 多核導航器
- 帶有隊列管理器的 8192 個多用途硬件隊列
- 基于包的 DMA 支持零開銷傳輸
- 外設
- 商用溫度：
- 0°C 至 85°C
- 擴展溫度范圍:
- -40°C 至 100°C
- 擴展低溫：
- -55°C 至 100°C
1.2 KeyStone 架構
TI 的 Keystone 多核結構提供了一個高性能結構，此結構將精簡指令集 (RISC) 和 DSP 內核與應用專用協處理器和 I/O 集成在一起。Keystone 是第一個為到所有處理內核、外設、協處理器、和 I/O 的無阻塞訪問提供足夠內部帶寬的結構。它通過四個主要的硬件元件實現這一功能：多核導航器，TeraNet，多核共享內存控制器，和超鏈接。
多內核導航器是一款基于包的創新管理器，可控制 8192 個隊列。 在把各種任務分發給這些隊列時，多核導航器可提供硬件加速分發功能，將任務導向可用的適當硬件。 這種基于數據包的片上系統 (SoC) 使用容量達 2Tbp 的 TeraNet 交換中央資源來傳輸數據包。 憑借多核共享存儲器控制器，處理內核無需借助于 TeraNet 即可直接訪問共享存儲器，因此訪問存儲器時不會影響數據包的傳輸。
HyperLink 可提供 40Gbaud 芯片級互連，實現 SoC 串聯工作。 其具有低協議開銷和高吞吐量等優勢，是芯片間互連的理想接口。 HyperLink 通過與多內核導航器協作，可將任務透明地分發給串聯器件，而任務的執行就如同在本地資源上運行一樣。
1.3 器件描述
C6654 DSP 是一款基于 TI 的 KeyStone 多核架構的最高性能定點/浮點 DSP。 該器件集成了創新的 C66x DSP 內核，可以高達 850MHz 的內核速度運行。 TI 的 C6654 DSP 提供了處理頻率高達 850MHz 的累加 DSP，并實現了一套易于使用的低功耗平臺，可供關鍵任務、醫療成像、測試和自動化等諸多需要高性能的應用領域的開發人員使用。 此外，它還完全向后兼容所有現有的 C6000 系列定點和浮點 DSP。
TI 的 KeyStone 架構提供了一套集成有各類子系統（C66x 內核、存儲器子系統、外設和加速器）的可編程平臺，并且采用多種創新組件和技術來最大限度改善器件內和器件間的通信，使得各種 DSP 資源能夠高效且無縫地運作。 這一架構的核心是諸如多內核導航器的關鍵組件，這些組件可實現多種組件間的高效數據管理。 TeraNet 是一種可實現快速且無競爭的內部數據移動的無阻塞交換結構。 多內核共享存儲器控制器可在不使用交換結構功能的情況下訪問共享存儲器和外部存儲器。
對于定點運算，C66x 內核的乘積累加 (MAC) 計算能力是 C64x+ 內核的 4 倍。 此外，C66x 內核集成了浮點運算能力，原始計算性能處于行業領先水平，在 850MHz 工作頻率下，每個內核能夠達到 27.2GMACS 和 13.6GFLOPS。 該內核每個周期能夠執行 8 次單精度浮點 MAC 運算，并且可執行雙精度和混合精度運算，同時符合 IEEE754 標準。 C66x 新增了 90 條指令（相比 C64x+ 內核），主要針對浮點運算和面向向量數學的處理。 上述性能改進大大提升了常見 DSP 內核在信號處理、數學運算和圖像采集功能方面的性能。 C66x 內核代碼向后兼容 TI 的上一代 C6000 定點和浮點 DSP 內核，確保了軟件的可移植性并縮短了軟件開發周期，以便將應用程序移植到更快的硬件中。
C6654 DSP 集成了大量的片上存儲器。 除了 32KB 的 L1 程序和數據緩存之外，每個內核還有 1024KB 的專用存儲器，可配置為映射的 RAM 或緩存。 所有 L2 存儲器均包含檢錯與糾錯功能。 該器件包含一個以 1066MHz 頻率運行的 32 位 DDR-3 外部存儲器接口 (EMIF)，用于快速訪問外部存儲器。
該系列支持多種高速標準接口，、PCI Express Gen2 和千兆以太網。 它還包括 I2C、UART、多通道緩沖串行端口 (McBSP)、通用并行端口和一個 16 位異步 EMIF 以及通用 CMOS IO。
C6654 器件具有一套完整的開發工具，其中包括一個增強型 C 編譯器、一個用于簡化編程和調度過程的匯編優化器，以及一個用于查看源代碼執行的 Windows® 調試器接口。
