ZHCSPN9A December 2023 – March 2025 TAD5212-Q1
PRODUCTION DATA
該器件具有智能自動(dòng)配置塊,可生成 DAC 調(diào)制器和用于信號(hào)處理的數(shù)字濾波器引擎所需的所有必要內(nèi)部時(shí)鐘。該配置通過監(jiān)測音頻總線上 FSYNC 和 BCLK 信號(hào)的頻率來實(shí)現(xiàn)。
該器件支持(FSYNC 信號(hào)頻率的)各種數(shù)據(jù)采樣率和 BCLK 與 FSYNC 之比,以便在內(nèi)部配置所有時(shí)鐘分頻器(包括 PLL 配置),而無需主機(jī)編程。表 6-7 和表 6-8 列出了支持的 FSYNC 和 BCLK 頻率。
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||||
|---|---|---|---|---|---|---|---|---|---|
| FSYNC (8kHz) |
FSYNC (16kHz) |
FSYNC (24kHz) |
FSYNC (32kHz) |
FSYNC (48kHz) |
FSYNC (96kHz) |
FSYNC (192kHz) | FSYNC (384kHz) | FSYNC (768kHz) | |
| 16 | 保留 | 0.256 | 0.384 | 0.512 | 0.768 | 1.536 | 3.072 | 6.144 | 12.288 |
| 24 | 保留 | 0.384 | 0.576 | 0.768 | 1.152 | 2.304 | 4.608 | 9.216 | 18.432 |
| 32 | 0.256 | 0.512 | 0.768 | 1.024 | 1.536 | 3.072 | 6.144 | 12.288 | 24.576 |
| 48 | 0.384 | 0.768 | 1.152 | 1.536 | 2.304 | 4.608 | 9.216 | 18.432 | 保留 |
| 64 | 0.512 | 1.024 | 1.536 | 2.048 | 3.072 | 6.144 | 12.288 | 24.576 | 保留 |
| 96 | 0.768 | 1.536 | 2.304 | 3.072 | 4.608 | 9.216 | 18.432 | 保留 | 保留 |
| 128 | 1.024 | 2.048 | 3.072 | 4.096 | 6.144 | 12.288 | 24.576 | 保留 | 保留 |
| 192 | 1.536 | 3.072 | 4.608 | 6.144 | 9.216 | 18.432 | 保留 | 保留 | 保留 |
| 256 | 2.048 | 4.096 | 6.144 | 8.192 | 12.288 | 24.576 | 保留 | 保留 | 保留 |
| 384 | 3.072 | 6.144 | 9.216 | 12.288 | 18.432 | 保留 | 保留 | 保留 | 保留 |
| 512 | 4.096 | 8.192 | 12.288 | 16.384 | 24.576 | 保留 | 保留 | 保留 | 保留 |
| 1024 | 8.192 | 16.384 | 24.576 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 16.384 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||||
|---|---|---|---|---|---|---|---|---|---|
| FSYNC (7.35kHz) | FSYNC (14.7kHz) | FSYNC (22.05kHz) | FSYNC (29.4kHz) | FSYNC (44.1kHz) | FSYNC (88.2kHz) | FSYNC (176.4kHz) | FSYNC (352.8kHz) | FSYNC (705.6kHz) | |
| 16 | 保留 | 保留 | 0.3528 | 0.4704 | 0.7056 | 1.4112 | 2.8224 | 5.6448 | 11.2896 |
| 24 | 保留 | 0.3528 | 0.5292 | 0.7056 | 1.0584 | 2.1168 | 4.2336 | 8.4672 | 16.9344 |
| 32 | 保留 | 0.4704 | 0.7056 | 0.9408 | 1.4112 | 2.8224 | 5.6448 | 11.2896 | 22.5792 |
| 48 | 0.3528 | 0.7056 | 1.0584 | 1.4112 | 2.1168 | 4.2336 | 8.4672 | 16.9344 | 保留 |
| 64 | 0.4704 | 0.9408 | 1.4112 | 1.8816 | 2.8224 | 5.6448 | 11.2896 | 22.5792 | 保留 |
| 96 | 0.7056 | 1.4112 | 2.1168 | 2.8224 | 4.2336 | 8.4672 | 16.9344 | 保留 | 保留 |
| 128 | 0.9408 | 1.8816 | 2.8224 | 3.7632 | 5.6448 | 11.2896 | 22.5792 | 保留 | 保留 |
| 192 | 1.4112 | 2.8224 | 4.2336 | 5.6448 | 8.4672 | 16.9344 | 保留 | 保留 | 保留 |
| 256 | 1.8816 | 3.7632 | 5.6448 | 7.5264 | 11.2896 | 22.5792 | 保留 | 保留 | 保留 |
| 384 | 2.8224 | 5.6448 | 8.4672 | 11.2896 | 16.9344 | 保留 | 保留 | 保留 | 保留 |
| 512 | 3.7632 | 7.5264 | 11.2896 | 15.0528 | 22.5792 | 保留 | 保留 | 保留 | 保留 |
| 1024 | 7.5264 | 15.0528 | 22.5792 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 15.0528 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
TAD5212-Q1 還支持除前面表格中所列之外的非音頻采樣速率。有關(guān)更多詳細(xì)信息,請(qǐng)參閱器件的時(shí)鐘配置和 TAx5x1x 系列的靈活時(shí)鐘 應(yīng)用報(bào)告。
TAD5212-Q1 采樣速率可以分別使用寄存器 CLK_CFG0 (P0_R50) 和 CLK_CFG1 (P0_R51) 對(duì)主要 ASI 和輔助 ASI 進(jìn)行配置。CLK_DET_STS0 (P0_R62) 和 CLK_DET_STS1 (P0_R63) 寄存器還分別為主要 ASI 和輔助 ASI 在自動(dòng)檢測模式下捕獲器件在 FSYNC 頻率下的自動(dòng)檢測結(jié)果。寄存器 CLK_DET_STS2 (P0_R64) 和 CLK_DET_STS3 (P0_R65) 捕獲器件在自動(dòng)檢測模式下為所選 ASI 檢測到的 BCLK 與 FSYNC 之比,同時(shí)通過 CLK_SRC_SEL (P0_R52_D[3:1]) 寄存器將所選 ASI 選為 PLL 基準(zhǔn)。如果器件找到任何不受支持的 FSYNC 頻率和 BCLK 與 FSYNC 之比組合,器件會(huì)生成 ASI 時(shí)鐘錯(cuò)誤中斷,并相應(yīng)地關(guān)斷器件的各個(gè)塊。
在 PDM 或 DAC 通道已在運(yùn)行時(shí),TAD5212-Q1 也支持啟用通道。這需要在上電之前進(jìn)行預(yù)先配置,以指示在運(yùn)行時(shí)可以啟用的最大通道數(shù),從而維持正確的時(shí)鐘生成和使用。這可以通過使用寄存器 DYN_PUPD_CFG (P0_R119) 進(jìn)行配置。ADC_DYN_PUPD_EN (P0_R119_D[7]) 和 DAC_DYN_PUPD_EN (P0_R119_D[5]) 位可用于獨(dú)立啟用 PDM 或 DAC 通道的動(dòng)態(tài)上電。可以使用 ADC_DYN_MAXCH_SEL (P0_R119_D[6]) 和 DAC_DYN_MAXCH_SEL (P0_R119_D[4]) 位來配置動(dòng)態(tài)上電和斷電所支持的最大通道數(shù)。
該器件使用集成的低抖動(dòng)鎖相環(huán) (PLL) 來生成調(diào)制器和數(shù)字濾波器引擎以及其他控制塊所需的內(nèi)部時(shí)鐘。該器件還支持使用 BCLK、GPIOx 或 GPI1 引腳(作為 CCLK)作為音頻時(shí)鐘源,而無需使用 PLL,從而降低功耗。但是,DAC 性能會(huì)因外部時(shí)鐘源的抖動(dòng)而下降,如果外部音頻時(shí)鐘源頻率不夠高,則無法支持某些處理功能。因此,TI 建議在高性能應(yīng)用中使用 PLL。不同使用場景下的 TAD5x1x 功耗矩陣 應(yīng)用報(bào)告論述了有關(guān)如何在低功耗模式下不使用 PLL 時(shí)配置和使用器件的更多細(xì)節(jié)和信息。
該器件還支持使用 GPIOx 或 GPI1 引腳(作為 CCLK)作為基準(zhǔn)輸入時(shí)鐘源來實(shí)現(xiàn)音頻總線控制器模式運(yùn)行,并支持各種靈活選項(xiàng)和各種系統(tǒng)時(shí)鐘。有關(guān)控制器模式配置和操作的更多詳細(xì)信息和信息,請(qǐng)參閱器件的時(shí)鐘配置和 TAx5x1x 系列的靈活時(shí)鐘 應(yīng)用報(bào)告。
音頻總線時(shí)鐘錯(cuò)誤檢測和自動(dòng)檢測功能會(huì)自動(dòng)生成所有內(nèi)部時(shí)鐘,但可以分別使用 IGNORE_CLK_ERR (P0_R4_D[6]) 和 CUSTOM_CLK_CFG (P0_R50_D[0]) 寄存器位來禁用。在系統(tǒng)中,該禁用功能可用于支持自動(dòng)檢測方案未涵蓋的自定義時(shí)鐘頻率。對(duì)于此類應(yīng)用用例,必須注意確保多個(gè)時(shí)鐘分頻器均已正確配置。TI 建議使用 PPC3 GUI 進(jìn)行器件配置設(shè)置;有關(guān)更多詳細(xì)信息,請(qǐng)參閱 TAC5212EVM-PDK 評(píng)估模塊 用戶指南和 PurePath? 控制臺(tái)圖形開發(fā)套件。器件的時(shí)鐘配置和 TAx5x1x 系列的靈活時(shí)鐘 應(yīng)用報(bào)告也介紹了自定義時(shí)鐘配置的各個(gè)方面。有關(guān)器件時(shí)鐘檢測模塊的更多詳細(xì)信息,請(qǐng)參閱 TAx5x1x 系列支持的時(shí)鐘錯(cuò)誤配置、檢測和模式 應(yīng)用報(bào)告。
當(dāng) PLL 關(guān)閉時(shí),數(shù)字音量控制和使用可編程系數(shù)的其他功能(如雙二階濾波器、混頻器、AGC 等)不適用,但高通濾波器 (HPF) 除外。