ZHCSPN2A January 2024 – March 2025 TAC5412-Q1
PRODUCTION DATA
除了增益校準外，每個錄音通道的相位延遲可進行精細校準或調整，步長為一個調制器時鐘周期，相位誤差的周期范圍為 1 至 63。模擬和數字麥克風的調制器時鐘是獨立設置的。對于模擬麥克風，時鐘用于 ADC MOD CLK，默認配置中為 3.072MHz（輸出數據采樣速率為 48kHz 的倍數或約數）或 2.8224MHz（輸出數據采樣速率為 44.1kHz 的倍數或約數）。為了實現節能，也可以通過使用 ADC_CLK_BY2_MODE (B0_P78_D[7]) 寄存器位將 ADC 調制器時鐘降低至 1.536MHz（輸出數據采樣速率為 48kHz 的倍數或約數）或 1.4112MHz（輸出數據采樣速率為 44.1kHz 的倍數或約數）。對于數字麥克風，時鐘用于 PDM_CLK，也就是默認配置中的 3.072MHz（輸出數據采樣速率為 48kHz 的倍數或約數）或 2.8224MHz（輸出數據采樣速率為 44.1kHz 的倍數或約數）。用戶可以使用 PDM_CLK_CFG[1:0] (P0_R53_D[7:6]) 寄存器位配置 PDM_CLK。對于許多必須在每個通道之間以高分辨率進行相位匹配的應用（包括由外部元件或麥克風導致的任何通道間相位不匹配），可編程通道相位校準功能非常有用。表 6-13 顯示了通道相位校準的可用可編程選項。
| P0_R84_D[7:2]：ADC_CH1_PCAL[5:0] | 輸入通道 1 的通道相位校準設置 |
|---|---|
| 00 0000 = 0d（默認值） | 無相位校準 |
| 00 0001 = 1d | 輸入通道 1 相位校準延遲設置為一個調制器時鐘周期 |
| … | … |
| 11 1111 = 63d | 輸入通道 1 相位校準延遲設置為 63 個調制器時鐘周期 |
同樣，可以分別使用 ADC_CH2_PCAL (P0_R89_D[7:2]) 到 ADC_CH4_PCAL (P0_R97_D[7:2]) 寄存器位來配置輸入通道 2 到通道 4 的通道相位校準設置。
默認情況下，對模擬和數字麥克風通道都啟用相位校準。通過 PCAL_ANA_DIG_SEL (P0_R84_D[1:0]) 寄存器位可以將其更改為僅模擬麥克風或僅數字麥克風。當同時使用模擬輸入和 PDM 輸入進行轉換時，如果模擬時鐘和 PDM 時鐘不同，則模擬通道的可用相位校準選項存在限制。當使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 6.144MHz 或 5.6448MHz 時，模擬通道僅支持 1 至 16 的相位校準延遲。當使用 ADC MOD CLK = 3.072MHz 或 2.8224 且 PDM_CLK = 6.144MHz 或 5.6448MHz 時，模擬通道僅支持 1 至 32 的相位校準延遲。當使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 3.072MHz 或 2.8224MHz 時，模擬通道僅支持 1 至 32 的相位校準延遲。