ZHCSPN5A January 2024 – March 2025 TAC5312-Q1
PRODUCTION DATA
除了增益校準(zhǔn)外，每個錄音通道的相位延遲可進(jìn)行精細(xì)校準(zhǔn)或調(diào)整，步長為一個調(diào)制器時鐘周期，相位誤差的周期范圍為 1 至 63。模擬和數(shù)字麥克風(fēng)的調(diào)制器時鐘是獨(dú)立設(shè)置的。對于模擬麥克風(fēng)，時鐘用于 ADC MOD CLK，默認(rèn)配置中為 3.072MHz（輸出數(shù)據(jù)采樣速率為 48kHz 的倍數(shù)或約數(shù)）或 2.8224MHz（輸出數(shù)據(jù)采樣速率為 44.1kHz 的倍數(shù)或約數(shù)）。為了實現(xiàn)節(jié)能，也可以通過使用 ADC_CLK_BY2_MODE (B0_P78_D[7]) 寄存器位將 ADC 調(diào)制器時鐘降低至 1.536MHz（輸出數(shù)據(jù)采樣速率為 48kHz 的倍數(shù)或約數(shù)）或 1.4112MHz（輸出數(shù)據(jù)采樣速率為 44.1kHz 的倍數(shù)或約數(shù)）。對于數(shù)字麥克風(fēng)，時鐘用于 PDM_CLK，也就是默認(rèn)配置中的 3.072MHz（輸出數(shù)據(jù)采樣速率為 48kHz 的倍數(shù)或約數(shù)）或 2.8224MHz（輸出數(shù)據(jù)采樣速率為 44.1kHz 的倍數(shù)或約數(shù)）。用戶可以使用 PDM_CLK_CFG[1:0] (P0_R53_D[7:6]) 寄存器位配置 PDM_CLK。對于許多必須在每個通道之間以高分辨率進(jìn)行相位匹配的應(yīng)用（包括由外部元件或麥克風(fēng)導(dǎo)致的任何通道間相位不匹配），可編程通道相位校準(zhǔn)功能非常有用。表 6-13 顯示了通道相位校準(zhǔn)的可用可編程選項。
| P0_R84_D[7:2]：ADC_CH1_PCAL[5:0] | 輸入通道 1 的通道相位校準(zhǔn)設(shè)置 |
|---|---|
| 00 0000 = 0d（默認(rèn)值） | 無相位校準(zhǔn) |
| 00 0001 = 1d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為一個調(diào)制器時鐘周期 |
| … | … |
| 11 1111 = 63d | 輸入通道 1 相位校準(zhǔn)延遲設(shè)置為 63 個調(diào)制器時鐘周期 |
同樣，可以分別使用 ADC_CH2_PCAL (P0_R89_D[7:2]) 到 ADC_CH4_PCAL (P0_R97_D[7:2]) 寄存器位來配置輸入通道 2 到通道 4 的通道相位校準(zhǔn)設(shè)置。
默認(rèn)情況下，對模擬和數(shù)字麥克風(fēng)通道都啟用相位校準(zhǔn)。通過 PCAL_ANA_DIG_SEL (P0_R84_D[1:0]) 寄存器位可以將其更改為僅模擬麥克風(fēng)或僅數(shù)字麥克風(fēng)。當(dāng)同時使用模擬輸入和 PDM 輸入進(jìn)行轉(zhuǎn)換時，如果模擬時鐘和 PDM 時鐘不同，則模擬通道的可用相位校準(zhǔn)選項存在限制。當(dāng)使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 6.144MHz 或 5.6448MHz 時，模擬通道僅支持 1 至 16 的相位校準(zhǔn)延遲。當(dāng)使用 ADC MOD CLK = 3.072MHz 或 2.8224 且 PDM_CLK = 6.144MHz 或 5.6448MHz 時，模擬通道僅支持 1 至 32 的相位校準(zhǔn)延遲。當(dāng)使用 ADC MOD CLK = 1.536MHz 或 1.4112MHz 且 PDM_CLK = 3.072MHz 或 2.8224MHz 時，模擬通道僅支持 1 至 32 的相位校準(zhǔn)延遲。