ZHCSPM4A December 2023 – January 2025 TAC5211
PRODUCTION DATA
數(shù)字音頻數(shù)據(jù)通過(guò)數(shù)字音頻串行接口 (ASI) 或音頻總線，在主機(jī)處理器和 之間流動(dòng)。這個(gè)高度靈活的 ASI 總線包括用于多通道運(yùn)行的 TDM 模式、I2S 或左平衡協(xié)議格式支持、可編程數(shù)據(jù)長(zhǎng)度選項(xiàng)、各總線時(shí)鐘線路的控制器-目標(biāo)靈活配置，以及直接與系統(tǒng)中多個(gè)器件進(jìn)行通信的能力。
支持最多兩個(gè) ASI 接口。輔助 ASI 時(shí)鐘和數(shù)據(jù)引腳可通過(guò)設(shè)置 GPIO 來(lái)進(jìn)行配置。兩個(gè) ASI 的幀同步必須保持同步。有關(guān)輔助 ASI 的更多詳細(xì)信息，請(qǐng)參閱 TAX5X1X 同步采樣速率轉(zhuǎn)換應(yīng)用報(bào)告。
通過(guò)使用 PASI_FORMAT[1:0] (P0_R26_D[7:6]) 寄存器位，可為主要 ASI 選擇總線協(xié)議 TDM、I2S 或左平衡 (LJ) 格式。如表 7-2 和表 7-3 所示，這些模式都是最高有效字節(jié) (MSB) 優(yōu)先的脈沖編碼調(diào)制 (PCM) 數(shù)據(jù)格式，輸出通道數(shù)據(jù)字長(zhǎng)可以通過(guò)配置 PASI_WLEN[1:0] (P0_R26_D[5:4]) 寄存器位編程為 16、20、24 或 32 位。
| P0_R26_D[7:6]：PASI_FORMAT[1:0] | 主要音頻串行接口格式 |
|---|---|
| 00（默認(rèn)值） | 時(shí)分多路復(fù)用 (TDM) 模式 |
| 01 | IC 間音頻 (I2S) 模式 |
| 10 | 左對(duì)齊 (LJ) 模式 |
| 11 | 保留（不使用此設(shè)置） |
| P0_R26_D[5:4]：PASI_WLEN[1:0] | 主要音頻輸出通道數(shù)據(jù)字長(zhǎng) |
|---|---|
| 00 | 數(shù)據(jù)字長(zhǎng)設(shè)置為 16 位 |
| 01 | 數(shù)據(jù)字長(zhǎng)設(shè)置為 20 位 |
| 10 | 數(shù)據(jù)字長(zhǎng)設(shè)置為 24 位 |
| 11（默認(rèn)值） | 數(shù)據(jù)字長(zhǎng)設(shè)置為 32 位 |
幀同步引腳 FSYNC 在該音頻總線協(xié)議中用于定義幀的起始，并具有與輸出數(shù)據(jù)采樣速率相同的頻率。位時(shí)鐘引腳 BCLK 用于通過(guò)串行總線在時(shí)鐘沿輸出數(shù)字音頻數(shù)據(jù)。一個(gè)幀中的位時(shí)鐘周期數(shù)必須能夠容納具有編程數(shù)據(jù)字長(zhǎng)的多個(gè)器件活動(dòng)輸出通道。
一個(gè)幀包含多個(gè)時(shí)分通道時(shí)隙（最多 32 個(gè)），以允許一個(gè)器件或共享同一音頻總線的多個(gè)器件在音頻總線上完成所有輸入/輸出通道音頻數(shù)據(jù)傳輸。該器件支持多達(dá)八個(gè)輸入通道和八個(gè)輸出通道，這些通道可在主要 ASI 總線上進(jìn)行配置，以便將其音頻數(shù)據(jù)放在總線時(shí)隙 0 至?xí)r隙 31 上。表 7-4 列出了輸出通道 1 時(shí)隙配置設(shè)置。在 I2S 和 LJ 模式下，時(shí)隙分為兩組，即左通道時(shí)隙和右通道時(shí)隙，如 節(jié) 7.3.1.2.2 和 節(jié) 7.3.1.2.3 所述。
| P0_R30_D[4:0]：PASI_TX_CH1_SLOT[4:0] | 輸出通道 1 時(shí)隙分配 |
|---|---|
| 0 0000 = 0d（默認(rèn)值） | 時(shí)隙 0 用于 TDM，或左側(cè)時(shí)隙 0 用于 I2S、LJ。 |
| 0 0001 = 1d | 時(shí)隙 1 用于 TDM，或左側(cè)時(shí)隙 1 用于 LJ。 |
| … | … |
| 0 1111 = 15d | 時(shí)隙 15 用于 TDM，或左側(cè)時(shí)隙 15 用于 LJ。 |
| 1 0000 = 16d | 時(shí)隙 16 用于 TDM，或右側(cè)時(shí)隙 0 用于 I2S、LJ。 |
| … | … |
| 1 1110 = 30d | 時(shí)隙 30 用于 TDM，或右側(cè)時(shí)隙 14 用于 LJ。 |
| 1 1111 = 31d | 時(shí)隙 31 用于 TDM，或右側(cè)時(shí)隙 15 用于 LJ。 |
同樣，可分別使用 PASI_TX_CH2_SLOT_NUM (P0_R31_D[4:0]) 至 PASI_TX_CH8_SLOT_NUM (P0_R37) 寄存器完成輸出通道 2 至通道 8 的時(shí)隙分配設(shè)置，以及使用 PASI_RX_CH1_SLOT(P0_R40) 至 PAS_RX_CH8_SLOT(P0_R47_D[4:0]) 完成輸入通道 1 至通道 8 的時(shí)隙分配設(shè)置。
時(shí)隙字長(zhǎng)與為器件設(shè)置的主要 ASI 通道字長(zhǎng)相同。如果所有 器件在系統(tǒng)中共用同一 ASI 總線，則必須將所有器件的輸出通道數(shù)據(jù)字長(zhǎng)設(shè)置為相同的值。系統(tǒng)中 ASI 總線可能的最大時(shí)隙數(shù)受限于可用總線帶寬，該帶寬取決于 BCLK 頻率、使用的輸出數(shù)據(jù)采樣速率以及配置的通道數(shù)據(jù)字長(zhǎng)。
該器件還包括一項(xiàng)功能，可將關(guān)于幀同步的時(shí)隙數(shù)據(jù)傳輸開(kāi)始時(shí)間偏移多達(dá) 31 個(gè)位時(shí)鐘周期。可以為輸入和輸出數(shù)據(jù)路徑單獨(dú)配置偏移量。表 7-5 和表 7-6 分別列出了發(fā)送路徑和接收路徑的可編程偏移配置設(shè)置。
| P0_R28_D[4:0]：PASI_TX_OFFSET[4:0] | 時(shí)隙數(shù)據(jù)傳輸開(kāi)始的可編程偏移設(shè)置 |
|---|---|
| 0 0000 = 0d（默認(rèn)值） | 該器件遵循標(biāo)準(zhǔn)協(xié)議時(shí)序，沒(méi)有任何偏移。 |
| 0 0001 = 1d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移一個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移一個(gè) BCLK 周期。 |
| ...... | ...... |
| 1 1110 = 30d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移 30 個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移 30 個(gè) BCLK 周期。 |
| 1 1111 = 31d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移 31 個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移 31 個(gè) BCLK 周期。 |
| P0_R38_D[4:0]：PASI_RX_OFFSET[4:0] | 時(shí)隙數(shù)據(jù)接收開(kāi)始時(shí)的可編程偏移設(shè)置 |
|---|---|
| 0 0000 = 0d（默認(rèn)值） | 該器件遵循標(biāo)準(zhǔn)協(xié)議時(shí)序，沒(méi)有任何偏移。 |
| 0 0001 = 1d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移一個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移一個(gè) BCLK 周期。 |
| ...... | ...... |
| 1 1110 = 30d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移 30 個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移 30 個(gè) BCLK 周期。 |
| 1 1111 = 31d | 與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，時(shí)隙開(kāi)始會(huì)偏移 31 個(gè) BCLK 周期。 對(duì)于 I2S 或 LJ，與標(biāo)準(zhǔn)協(xié)議時(shí)序相比，左側(cè)和右側(cè)時(shí)隙開(kāi)始會(huì)偏移 31 個(gè) BCLK 周期。 |
與標(biāo)準(zhǔn)協(xié)議時(shí)序中使用的默認(rèn) FSYNC 極性相比，該器件還能夠反轉(zhuǎn)幀同步引腳 FSYNC 的極性，用于傳輸音頻數(shù)據(jù)。該功能可以使用 PASI_FSYNC_POL (P0_R26_D[3]) 寄存器位來(lái)設(shè)置。同樣，該器件可以反轉(zhuǎn)位時(shí)鐘引腳 BCLK 的極性，而這可以使用 PASI_BCLK_POL (P0_R26_D[2]) 寄存器位來(lái)設(shè)置。
此外，字時(shí)鐘和位時(shí)鐘還可以獨(dú)立配置為控制器模式或目標(biāo)模式，以便靈活地連接各種處理器。字時(shí)鐘用于定義幀的起始，可編程為脈沖或方波信號(hào)。該時(shí)鐘的頻率對(duì)應(yīng)于所選 ADC 和 DAC 采樣頻率的最大值。