ZHCSPM4A December 2023 – January 2025 TAC5211
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較表
- 5 引腳配置和功能
- 6 規(guī)格
-
7 詳細說明
- 7.1 概述
- 7.2 功能方框圖
- 7.3
特性說明
- 7.3.1 串行接口
- 7.3.2 鎖相環(huán) (PLL) 和時鐘生成
- 7.3.3 輸入通道配置
- 7.3.4 輸出通道配置
- 7.3.5 基準電壓
- 7.3.6 可編程麥克風偏置
- 7.3.7 數(shù)字 PDM 麥克風錄音通道
- 7.3.8 增量 ADC (IADC) 模式
- 7.3.9
信號鏈處理
- 7.3.9.1
ADC 信號鏈
- 7.3.9.1.1 5 至 4 輸入選擇多路復用器 (5:4 MUX)
- 7.3.9.1.2 可編程通道增益和數(shù)字音量控制
- 7.3.9.1.3 可編程通道增益校準
- 7.3.9.1.4 可編程通道相位校準
- 7.3.9.1.5 可編程數(shù)字高通濾波器
- 7.3.9.1.6 可編程數(shù)字雙二階濾波器
- 7.3.9.1.7 可編程通道加法器和數(shù)字混頻器
- 7.3.9.1.8 可配置數(shù)字抽取濾波器
- 7.3.9.1.9 自動增益控制器 (AGC)
- 7.3.9.1.10 語音活動檢測 (VAD)
- 7.3.9.1.11 超聲波活動檢測 (UAD)
- 7.3.9.2
DAC 信號鏈
- 7.3.9.2.1 可編程通道增益和數(shù)字音量控制
- 7.3.9.2.2 可編程通道增益校準
- 7.3.9.2.3 可編程數(shù)字高通濾波器
- 7.3.9.2.4 可編程數(shù)字雙二階濾波器
- 7.3.9.2.5 可編程數(shù)字混頻器
- 7.3.9.2.6
可配置數(shù)字內插濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.2.6.1.1 采樣速率：8kHz 或 7.35kHz
- 7.3.9.2.6.1.2 采樣速率：16kHz 或 14.7kHz
- 7.3.9.2.6.1.3 采樣速率：24kHz 或 22.05kHz
- 7.3.9.2.6.1.4 采樣速率：32kHz 或 29.4kHz
- 7.3.9.2.6.1.5 采樣速率：48kHz 或 44.1kHz
- 7.3.9.2.6.1.6 采樣速率：96kHz 或 88.2kHz
- 7.3.9.2.6.1.7 采樣速率：192kHz 或 176.4kHz
- 7.3.9.2.6.1.8 采樣速率：384kHz 或 352.8kHz
- 7.3.9.2.6.1.9 采樣速率：768kHz 至 705.6kHz
- 7.3.9.2.6.2 低延遲濾波器
- 7.3.9.2.6.3 超低延遲濾波器
- 7.3.9.2.6.1
線性相位濾波器
- 7.3.9.1
ADC 信號鏈
- 7.3.10 中斷、狀態(tài)和數(shù)字 I/O 引腳多路復用
- 7.3.11 Power Tune 模式
- 7.4 器件功能模式
- 7.5 編程
-
8 寄存器映射
- 8.1 器件配置寄存器
- 8.2
可編程系數(shù)寄存器
- 8.2.1 可編程系數(shù)寄存器：頁面 8
- 8.2.2 可編程系數(shù)寄存器：頁面 9
- 8.2.3 可編程系數(shù)寄存器：頁面 10
- 8.2.4 可編程系數(shù)寄存器：頁面 11
- 8.2.5 可編程系數(shù)寄存器：頁面 15
- 8.2.6 可編程系數(shù)寄存器：頁面 16
- 8.2.7 可編程系數(shù)寄存器：頁面 17
- 8.2.8 可編程系數(shù)寄存器：頁面 18
- 8.2.9 可編程系數(shù)寄存器：頁面 19
- 8.2.10 可編程系數(shù)寄存器：頁面 25
- 8.2.11 可編程系數(shù)寄存器：頁面 26
- 8.2.12 可編程系數(shù)寄存器：頁面 27
- 8.2.13 可編程系數(shù)寄存器：頁面 28
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGE|24
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGE|24
訂購信息
7.3.1.2.3 左對齊 (LJ) 接口
標準 LJ 協(xié)議僅針對兩個通道進行定義：左通道和右通道。該器件為多通道運行擴展了相同的協(xié)議時序。在 LJ 模式下，左側時隙 0 的 MSB 在 FSYNC 上升 沿之后的同一 BCLK 周期內傳輸。后續(xù)的每個數(shù)據(jù)位都在 BCLK 的下降沿傳輸。緊接著左側時隙 0 數(shù)據(jù)傳輸，剩余的左側時隙數(shù)據(jù)按順序傳輸。右側時隙 0 的 MSB 在 FSYNC 下降 沿后的同一 BCLK 周期內傳輸。后續(xù)的每個數(shù)據(jù)位都在 BCLK 的下降沿傳輸。緊接著右側時隙 0 數(shù)據(jù)傳輸，剩余的右側時隙數(shù)據(jù)按順序傳輸。FSYNC 在 BCLK 的下降沿傳輸。圖 7-10 至圖 7-13 展示了各種配置下 LJ 運行用于發(fā)送 DOUT 線路的協(xié)議時序。相同的協(xié)議也適用于接收 DIN 線路。
圖 7-10 LJ 模式標準協(xié)議時序 (TX_OFFSET = 0)
圖 7-11 LJ 協(xié)議時序 (TX_OFFSET = 2)
圖 7-12 LJ 協(xié)議時序（無空閑 BCLK 周期，TX_OFFSET = 0）
圖 7-13 LJ 協(xié)議時序（TX_OFFSET = 1 且 BCLK_POL = 1）為了使音頻總線在 LJ 模式下正常運行，每幀的位時鐘數(shù)必須大于或等于活動輸出通道的數(shù)量（包括左右時隙）乘以輸出通道數(shù)據(jù)的編程字長。器件 FSYNC 高電平脈沖必須是大于或等于活動左時隙數(shù)量乘以所配置數(shù)據(jù)字長的若干 BCLK 周期寬。同樣，F(xiàn)SYNC 低電平脈沖必須是大于或等于活動右時隙數(shù)量乘以所配置數(shù)據(jù)字長的若干 BCLK 周期寬。對于更高 BCLK 頻率的運行，建議使用 TX_OFFSET 值大于 0 的 LJ 模式。