ZHCSWZ2A June 2024 – May 2025 LMX1860-SEP
PRODUCTION DATA
6.3.5 SYSREF
SYSREF 允許生成符合 JESD204B/C 標準的低頻信號，該信號重新計時為主輸出或 LOGICLK 輸出。CLKOUT 和 SYSREF 輸出之間的延遲可通過軟件進行調整。SYSREF 輸出可使用內部 SYSREF 分頻器配置為發生器，也可配置為在 SYSREFREQ 引腳上復制信號的中繼器。主時鐘的 SYSREF 發生器與 LOGICLK 輸出的 SYSREF 發生器相同。
| SYSREF_MODE | 說明 |
|---|---|
| 0 | 發生器模式 內部發生器產生連續的 SYSREF 脈沖流。SYSREFREQ 引腳或 SYSREFREQ_FORCE 位可用于從通道中對 SYSREF 分頻器進行門控，從而改善噪聲隔離，而不會中斷 SYSREF 分頻器的同步。SYSREFREQ 引腳或 SYSREFREQ_FORCE 位必須為高電平，SYSREF 輸出才能進行輸出。 |
| 1 | 脈沖發生器 內部發生器生成一個由 1 至 16 個脈沖組成的脈沖群，該脈沖群由 SYSREF_PULSE_CNT 設置，發生在 SYSREFREQ 引腳的上升沿之后或在 SYSREFREQ_FORCE 位從 0 更改為 1 之后（假設 SYSREFREQ 引腳被強制為低電平狀態）。 |
| 2 | 中繼器模式 SYSREFREQ 引腳輸入重新計時為時鐘輸出，然后根據 SYSREF_DLY_BYP 字段進行延遲，再發送到 SYSREFOUT 輸出引腳。 |
圖 6-3 發生器模式下的 SYSREF 電路功能方框圖
圖 6-4 脈沖發生器模式下的 SYSREF 電路功能方框圖
圖 6-5 中繼器模式下的 SYSREF 電路功能方框圖要運行 SYSREFREQ_FORCE 位控制的 SYSREF 輸出（脈沖發生器）和 SYNC，請從外部將 SYSREFREQ 引腳設置為低邏輯狀態。例如，確保 SYSREFREQ_N 引腳的電平 (400mV) 高于 SYSREFREQ_P 引腳的電平，并保持輸入共模電壓要求。
圖 6-6 SYSREFREQ 引腳邏輯低電平設置例如，要在 2.5V 的 VCC 下保持 400mV 的最小電壓差，通過 100Ω 消耗的電流將為 4mA。在本例中，將 SYSREFREQ_P 引腳保持在 1.4V 直流電壓，將 R2 設置為 350Ω，將 R1 設置為 175Ω，使 SYSREFREQ_N 引腳處的電壓為 1.8V。