ZHCSYH7A June 2024 – June 2025 LMX1404-EP
PRODUCTION DATA
LOGICLK_DIV_PRE 分頻器和 LOGICLK_DIV 分頻器用于 LOGICLK 輸出。必須使用 LOGICLK_DIV_PRE 分頻器進(jìn)行分頻,以確保 LOGICLK_DIV 分頻器的輸入為 3.2GHz 或更低。當(dāng) LOGICLK_DIV 不是偶數(shù)且未被旁路時(shí),占空比將不是 50%。兩個(gè) LOGICLK 分頻器均通過 SYNC 特性進(jìn)行同步,從而可跨多個(gè)器件實(shí)現(xiàn)同步。分頻器 LOGICLK_DIV_PRE 和 LOGICLK_DIV 的默認(rèn)分頻值分別為 4 和 32。
| fCLKIN (MHz) | LOGICLK_DIV_PRE | LOGICLK_DIV | 總分頻范圍 |
|---|---|---|---|
| fCLKIN ≤ 3.2GHz | ÷1、2、4 | ÷1、2、3、…1023 | [1、2、...1023][2、4、...2046][4、8、4092] |
| 3.2GHz < fCLKIN ≤ 6.4GHz | ÷2、4 | ÷1、2、3、…1023 | [4、...2046][4、8、4092] |
| fCLKIN > 6.4GHz | ÷4 | 1、2、3、…1023 | [8、4092] |