ZHCSYH7A June 2024 – June 2025 LMX1404-EP
PRODUCTION DATA
該器件有四個主時鐘輸出,還有一個 LOGICLK 輸出。主時鐘輸出的頻率均相同。該頻率可以與輸入時鐘相同,也可以相對于輸入時鐘進行分頻或倍頻。每個時鐘輸出都具有可編程功率級別。LOGICLK 輸出頻率是獨立的,通常低于其他四個主時鐘的頻率,并具有可編程輸出格式(CML 和 LVDS)和功率級別。
SYSREF 可通過重復 SYSREFREQ 引腳的輸入生成,也可在內部生成。內部 SYSREF 窗口化特性可調整器件的內部時序,以優化 SYSREFREQ 輸入相對于 CLKIN 輸入的設置時間和保持時間。該特性假設 SYSREF 邊沿與下一個上升時鐘沿之間的延遲一致。五個輸出中的每一個都具有相應的 SYSREF 輸出,該輸出具有獨立的延遲和可編程共模。對于 LOGISYSREF 輸出,輸出格式可編程為 CML 或 LVDS。