4 引腳配置和功能

圖 4-1 PAP0064E 封裝64 引腳 HTQFP頂視圖

表 4-1 引腳功能

編號	名稱	類型⁽¹⁾	說明
1	MUXOUT	O	多路復用引腳串行數據回讀 (SDO) 和倍頻器的鎖定狀態。
2	CE	I	芯片啟用
3	SYSREFREQ_P	I	用于支持 JESD204B/C 的差分 SYSREF 請求輸入。內部 50Ω 交流耦合到內部共模電壓或電容器連接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模電壓。
4	SYSREFREQ_N	I	用于支持 JESD204B/C 的差分 SYSREF 請求輸入。內部 50Ω 交流耦合到內部共模電壓或電容器連接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模電壓。
5	VCC_CLKIN	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳更遠的位置。
6	GND	GND	將這些引腳接地。
7	CLKIN_P	I	差分基準輸入時鐘。內部 50Ω 端接。使用與輸入頻率相適應的電容器（通常為 0.1μF 或更小）進行交流耦合。如果使用單端，則通過交流耦合接地的 50Ω 電阻來端接未使用引腳。
8	CLKIN_N	I
9	GND	GND	將這些引腳接地。
10	PWRSEL0	I	在引腳模式下選擇輸出功率級別。
11	PWRSEL1	I	在引腳模式下選擇輸出功率級別。
12	PWRSEL2	I	在引腳模式下選擇輸出功率級別。
13	NC	NC	無連接引腳（使用 1kΩ 電阻接地。）
14	SCK	I	SPI 時鐘。高阻抗 CMOS 輸入。接受高達 3.3V。
15	SDI	I	SPI 數據輸入。高阻抗 CMOS 輸入。接受高達 3.3V。
16	CS#	I	SPI 芯片選擇。高阻抗 CMOS 輸入。接受高達 3.3V。
17	CAL	I	倍頻器模式下使用的校準引腳。
18	SYSREFOUT0_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
19	SYSREFOUT0_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
20	VCC01	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳稍遠的位置。
21	GND	GND	將這些引腳接地。
22	CLKOUT0_N	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
23	CLKOUT0_P	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
24	GND	GND	將這些引腳接地。
25	CLK0_EN	I	啟用/禁用單個輸出通道。
26	CLK1_EN	I	啟用/禁用單個輸出通道。
27	VCC01	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳稍遠的位置。
28	GND	GND	將這些引腳接地。
29	CLKOUT1_N	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
30	CLKOUT1_P	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
31	GND	GND	將這些引腳接地。
32	VBIAS01	BYP	使用一個 10nF 電容器將此引腳旁路至 GND，以在倍頻器模式下實現出色的噪聲性能。
33	SYSREFOUT1_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
34	SYSREFOUT1_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
35	DIVSEL2	I	在引腳配置中的分頻器或倍頻器模式下選擇分頻器值或倍頻器值。
36	DIVSEL1	I	在引腳配置中的分頻器或倍頻器模式下選擇分頻器值或倍頻器值。
37	DIVSEL0	I	在引腳配置中的分頻器或倍頻器模式下選擇分頻器值或倍頻器值。
38	LOGISYSREFOUT_N	O	差分時鐘輸出對。可選 CML 或 LVDS 格式。可編程共模電壓。
39	LOGISYSREFOUT_P	O	差分時鐘輸出對。可選 CML 或 LVDS 格式。可編程共模電壓。
40	VCC_LOGICLK	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳稍遠的位置。
41	GND	GND	將這些引腳接地。
42	LOGICLKOUT_N	O	差分時鐘輸出對。可選 CML 或 LVDS 格式。可編程共模電壓。
43	LOGICLKOUT_P	O	差分時鐘輸出對。可選 CML 或 LVDS 格式。可編程共模電壓。
44	LOGIC_EN	I	在引腳模式下啟用/禁用邏輯通道。
45	MUXSEL1	I	在引腳模式配置中選擇緩沖器、分頻器或倍頻器工作模式。
46	MUXSEL0	I	在引腳模式配置中選擇緩沖器、分頻器或倍頻器工作模式。
47	SYSREFOUT2_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
48	SYSREFOUT2_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
49	VBIAS23	BYP	使用 10μF 和 0.1μF 電容器將該引腳旁路至 GND，以在倍頻器模式下實現出色的噪聲性能。
50	GND	GND	將這些引腳接地。
51	CLKOUT2_N	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
52	CLKOUT2_P	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
53	GND	GND	將這些引腳接地。
54	VCC23	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳稍遠的位置。
55	CLK2_EN	I	啟用/禁用單個輸出通道。
56	CLK3_EN	I	啟用/禁用單個輸出通道。
57	GND	GND	將這些引腳接地。
58	CLKOUT3_N	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
59	CLKOUT3_P	O	差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。
60	GND	GND	將這些引腳接地。
61	VCC23	PWR	連接到 2.5V 電源。建議在引腳附近安裝一個并聯射頻寬帶電容器（通常為 0.1μF 或更小），與較大的電容器（通常為 1μF 和 10μF）并聯。大電容器可放置在離引腳稍遠的位置。
62	SYSREFOUT3_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
63	SYSREFOUT3_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.6V 至 2V。
64	SYSREF_EN	I	在引腳模式配置中啟用/禁用 SYSREF 部分。
DAP	DAP	GND	將焊盤接地。

(1) I = 輸入，O = 輸出，GND = 接地，PWR = 電源，BYP = 繞過