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ZHCSXK6 November 2024 LMK5C22212AS1

ADVANCE INFORMATION

封裝選項

7.2.2.2 APLL 與 DPLL 級聯(lián)

展示了 APLL2 與 APLL1 處于級聯(lián)模式。當 APLL2 獲取鎖時，會將 VCO1 保持在標稱中心頻率 2457.6MHz 附近。然后，APLL1 會將 VCO1 頻率鎖定到外部 XO 輸入，并在自由運行模式下運行。級聯(lián)的 PLL 鎖定到源 VCO 的分頻頻率。一旦檢測到有效 DPLL 基準輸入的時間超過最短有效時間，DPLL 就會開始鎖獲取。每個 DPLL TDC 將所選基準輸入時鐘的相位與來自相應(yīng) VCO 的 FB 分頻器時鐘進行比較，并生成一個與相位誤差對應(yīng)的數(shù)字校正字。開始時，TDC 直接使用無濾波校正字來消除相位誤差。隨后的校正字由 DLF 進行濾波，而 DLF 輸出會調(diào)整 APLL N 分頻器分子，使 VCO 頻率與基準輸入鎖定。

使用 VCBO 作為 APLL2 的級聯(lián)源可為 APLL 提供高頻、超低抖動的基準時鐘。如果 XO/TCXO/OCXO 頻率較低或相位噪聲性能較差，這種獨特的級聯(lián)功能可以提供改進的近端相位噪聲性能。請注意，在級聯(lián) DPLL 運行模式下，鎖定 DPLL1 后將實現(xiàn)最佳抖動性能和頻率穩(wěn)定性。

DPLL1 鎖定狀態(tài)會影響 DPLL2 鎖定狀態(tài)。如果 APLL1 處于自由運行模式或保持模式，即使 DPLL2 可以保持在鎖定狀態(tài)，VCBO 頻率偏移 ppm 值也可能會在 APLL2 輸出引入類似的頻率偏移。在此配置示例中，請確認首先鎖定 DPLL1 和 APLL1，切換 PLL2 使能周期（APLLx_EN 位 = 0 → 1）以校準 VCO2，然后仔細檢查 PLL2 鎖定狀態(tài)。

在上面的示例中，APLL1 是上游 PLL，而 APLL2 是下游 PLL。如果有系統(tǒng)啟動時鐘時序要求，則 APLL2 也可以配置為上游 PLL。

當級聯(lián) PLL 時，下游 APLL 可以使用 DPLL 或者旁路掉并關(guān)斷 DPLL（根據(jù)性能要求而定）。如果在上述 APLL 級聯(lián)模式下禁用了 DPLL2，則可以使用僅 DPLL1 級聯(lián)模式 (圖 7-5)。在這種情況下，VCO2 可以在 DPLL1 鎖獲取期間和鎖定模式中跟隨 VCO1 域，使 APLL2 的時鐘域能夠同步到 DPLL1 基準輸入。

禁用 DPLL 后，建議使用 24 位分子和可編程 24 位分母（而不是固定的 40 位分母），從而消除從 APLL 基準到輸出的頻率誤差。

不要將一個 VCO 輸出級聯(lián)到同一個 DPLL/APLL 對的 DPLL 基準和 APLL 基準。

圖 7-4 啟用 DPLL 的 APLL 級聯(lián)示例

圖 7-5 禁用 DPLL 的 APLL 級聯(lián)示例

封裝選項

機械數(shù)據(jù) (封裝 | 引腳)

散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)

訂購信息

7.2.2.2 APLL 與 DPLL 級聯(lián)