ZHCSJI8C March 2019 – April 2024 DS90UB953A-Q1
PRODUCTION DATA
在同步或非同步外部時鐘模式下使用 DS90UB953A-Q1 時,CLK_OUT 用作圖像傳感器的基準時鐘。當在非同步內部時鐘模式下運行時,CLK_OUT 功能被禁用。外部 CLK_OUT 頻率的設置請參閱方程式 1 和方程式 2。

其中

生成 CLK_OUT 的 PLL 是數字 PLL,因此,如果比率 N/M 為整數,抖動非常低。如果 N/M 不是整數,則信號抖動約等于 HS_CLK_DIV/FC - 因此如果不可能具有 N/M 的整數比,則為 HS_CLK_DIV 選擇較小的值。
如果系統需要特定的 CLK_OUT 頻率(例如 37.125MHz),設計人員可以選擇 M=9、N=0xF2 和 HS_CLK_DIV=4,以實現 37.190MHz 的輸出頻率和 0.175% 的頻率誤差以及大約 1ns 的相關抖動。此外,設計人員可以對 CLK_OUT = 37.037MHz 使用 M=1、N=0x1B、HS_CLK_DIV=4,并對較少的抖動使用 0.24% 的頻率誤差。第三種替代方法是使用 M=1、N=0x1B 和 HS_CLK_DIV=4,但在同步模式下,解串器不使用 25.000MHz 基準時鐘頻率 (REFCLK),而是使用 25.059MHz 頻率。2x 基準隨后從解串器反向通道饋送到 DS90UB953A-Q1,允許生成具有低抖動和低頻誤差的 CLK_OUT = 37.124MHz。