ZHCSXG6B November 2024 – January 2025 DRV81004-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 詳細(xì)說(shuō)明
- 7 應(yīng)用和實(shí)施
- 8 器件和文檔支持
- 9 修訂歷史記錄
- 10機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PWP|14
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- PWP|14
訂購(gòu)信息
4 引腳配置和功能
圖 4-1 14 引腳 HTSSOP (PWP) 頂視圖表 4-1 引腳功能
I = 輸入，O = 輸出，I/O = 輸入或輸出，G = 接地，P = 電源。| 引腳 | 類(lèi)型 | 說(shuō)明 | |
|---|---|---|---|
| 名稱(chēng) | 編號(hào) | ||
| VM | 10 | P | 功率級(jí)和保護(hù)電路的模擬電源電壓 |
VDD | 14 | P | SPI 數(shù)字電源電壓 |
GND | 5 | G | 接地引腳 |
nSCS | 1 | I | 串行芯片選擇。此引腳上的低電平有效支持串行接口通信。集成上拉至 VDD。 |
SCLK | 2 | I | 串行時(shí)鐘輸入。串行數(shù)據(jù)會(huì)移出并在此引腳上的相應(yīng)上升沿和下降沿被捕捉。集成下拉至 GND。 |
SDI | 3 | I | 串行數(shù)據(jù)輸入。在 SCLK 引腳的下降沿捕捉數(shù)據(jù)。集成下拉至 GND。 |
SDO | 4 | O | 串行數(shù)據(jù)輸出。在 SCLK 引腳的上升沿移出數(shù)據(jù)。 |
nSLEEP | 11 | I | 邏輯高電平激活空閑模式。集成下拉至 GND。 |
IN0 | 13 | I | 默認(rèn)連接到通道 2 且處于跛行回家模式。集成下拉至 GND。 |
IN1 | 12 | I | 默認(rèn)連接到通道 3 且處于跛行回家模式。集成下拉至 GND . |
OUT0 | 6 | O | 低側(cè) FET 漏極（通道 0） |
OUT2 | 7 | O | 低側(cè) FET 漏極（通道 2） |
OUT3 | 8 | O | 低側(cè) FET 漏極（通道 3） |
OUT1 | 9 | O | 低側(cè) FET 漏極（通道 1） |
PAD | - | - | 外露焊盤(pán)。將外露焊盤(pán)連接至 PCB 接地以用于冷卻和 EMC。 |