ZHCSLI3A July 2020 – July 2025 CDCE6214
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
-
5 規格
- 5.1 絕對最大額定值
- 5.2 ESD 等級
- 5.3 建議運行條件
- 5.4 熱性能信息
- 5.5 EEPROM 特性
- 5.6 基準輸入，單端特性
- 5.7 基準輸入，差分特性
- 5.8 基準輸入，晶體模式特性
- 5.9 通用輸入特性
- 5.10 三電平輸入特性
- 5.11 邏輯輸出特性
- 5.12 鎖相環特性
- 5.13 閉環輸出抖動特性
- 5.14 輸入和輸出隔離
- 5.15 緩沖模式特性
- 5.16 PCIe 展頻發生器
- 5.17 LVCMOS 輸出特性
- 5.18 LP-HCSL 輸出特性
- 5.19 LVDS 輸出特性
- 5.20 輸出同步特性
- 5.21 上電復位特性
- 5.22 與 I2C 兼容的串行接口特性
- 5.23 時序要求，與 I2C 兼容的串行接口
- 5.24 電源特性
- 5.25 典型特性
- 6 參數測量信息
- 7 詳細說明
- 8 應用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
7.3.2.2 擴頻時鐘
來自矩形時鐘信號的諧波能量可以分布在一定的頻率范圍內。該頻率偏差使諧波的平均振幅降低。當接收器支持該工作模式時，這有助于減輕系統中的電磁干擾 (EMI) 挑戰。調制形狀為三角形。
SSC 時鐘是通過分數 N PLL 生成的。啟用 SSC 后，SSC 時鐘在所有源自 PLL 的時鐘上可用。OUT1–OUT4 引腳上提供基準時鐘或 PFD 時鐘。
支持向下展頻和中心展頻。支持以下模式。
- PFD 頻率：25MHz 或 50MHz。
- 向下展頻：–0.25% 和 ±0.5%
- 中心展頻：±0.25% 和 ±0.5%
使用這些預先配置的設置，可合成 31.5kHz 的 fmod 以生成 100MHz 輸出時鐘。
圖 7-3 展頻時鐘表 7-5 展頻設置(1) (2)
| R41[15] - SSC_EN | R42[5] - SSC_TYPE | R42[3:1] - SSC_SEL | 說明 |
|---|---|---|---|
| 0h | X | X | 輸出端無 SSC 調制 |
| 1h | 0h | X | 向下展頻 SSC 調制。SSC 展頻由 ssc_sel 決定 |
| 1h | 1h | X | 中心展頻 SSC 調制。SSC 展頻由 ssc_sel 決定 |
| 1h | X | 0h | 25MHz PFD，中心展頻為 +/- 0.25%，向下展頻為 -0.25%。 |
| 1h | X | 1h | 25MHz PFD，中心展頻為 +/- 0.50%，向下展頻為 -0.50%。 |
| 1h | X | 2h | 50MHz PFD，中心展頻為 +/- 0.25%，向下展頻為 -0.25%。 |
| 1h | X | 3h | 50MHz PFD，中心展頻為 +/- 0.50%，向下展頻為 -0.50%。 |
| 1h | X | 4h-7h | 請勿使用 |
(1) “X”表示該位字段可以取任意值
(2) 有關任何其他 SSC 展頻和調制速率，請聯系 TI 代表。
圖 7-4 100MHz，帶 –0.25% 向下展頻，有跟蹤和無跟蹤
圖 7-5 100MHz，帶 ±0.25% 中心展頻，有跟蹤和無跟蹤
圖 7-6 100MHz，帶 –0.5% 向下展頻，有跟蹤和無跟蹤
圖 7-7 100MHz，帶 ±0.5% 中心展頻，有跟蹤和無跟蹤表 7-6 PCI Express 合規性測量
| 編號 | 分級 | 數據速率 | 架構 | 測量的 PNA 方法 | 測量的示波器方法 | 規格限制 | 結果 |
|---|---|---|---|---|---|---|---|
| 1 | Gen4 | 16Gb/s | CC | 195fs | 260fs | 500fs | 通過 |
| 2 | Gen4 | 16Gb/s | SRIS | - | 490fs | 500fs | 通過 |
| 3 | Gen5 | 32Gb/s | CC | 87fs | 111fs | 150fs | 通過 |
| 4 | Gen5 | 32Gb/s | SRIS | - | 157fs | * | * |