讓我們更深入了解半導體器件被 ESD 損壞的典型方式。假設在運算放大器的反相輸入端和負電源引腳之間施加較大 ESD 電位或電壓（圖 2-1）。

圖 2-1 ESD 事件電壓路徑

此 ESD 事件會在其中一個輸入 MOSFET 的柵極和源極之間施加較大電壓，進而導致器件損壞。MOSFET 柵極氧化層的厚度為納米級，因此 MOSFET 極易受到此類損壞。

圖 2-2 MOSFET 示意圖

ESD 保護二極管可提供必要防護以防發生此類損壞。器件操作不當可能會導致意外的 ESD 事件。ESD 脈沖產生的常見方式之一是通過 IC 與人的交互。人體可因行走時與地面摩擦、接觸家具等行為積聚靜電放電。如果未經適當 ESD 保護措施直接接觸器件，這些電荷會迅速泄放到 IC 中。靜電電壓通常可達千伏，彰顯了配置 ESD 單元的必要性。為確保器件能夠承受此類事件，運算放大器將耐受快速電壓浪涌（千伏范圍內），經過測試后可確保器件仍正常工作。這一仿真稱為人體放電模型 (HBM)。

為確保 IC 能夠承受 ESD 事件，實驗室中模擬的另一個現實 ESD 事件示例是充電器件模型 (CDM)。CDM 通過在器件與自動測試機（或整個組裝過程中使用的其他自動化設備）之間的電荷積聚現象，模擬制造和組裝過程中最常發生的事件。當器件接觸接地導體時，殘余電容會放電，可能會對 IC 造成損壞。需要小心操作器件，以免觸發 ESD 事件。在模擬此類故障模式時，需要對器件施加高壓，然后再進行功能測試。由于放電時間通常以納秒計，因此大多數故障表現為柵極氧化物損傷（如上所示）和結損傷。

機器模型 (MM) 先前用于模擬最惡劣情況下的 HBM 事件。但這無法準確模擬現實中的 ESD 事件，因此不再使用。現在，半導體的 ESD 穩健性測試均使用 HBM 和 CDM。

JEDEC 是電子器件工程聯合委員會，為半導體器件的可接受 ESD 等級（包括 HBM 和 CDM 測試）制定了行業標準。有關 JEDEC 和半導體行業要求的更多詳細信息，請參閱官方網站。所有器件數據表都包含相應模型的電壓閾值。典型 ESD 等級表示例如 表 2-1 所示，所用器件為 OPA596。了解器件的保護類型十分重要。下一部分將討論不同類型的 ESD 單元。