ZHCADI8 December 2023 DP83822H , DP83822HF , DP83822I , DP83822IF
2.2 驗證 PHY 是否成功上電
在使用上一節中的原理圖檢查清單驗證原理圖后，為了開始測試 PHY 應用可能存在的任何其他問題，必須首先成功為 PHY 加電才能執行任何其他調試過程。探測 PHY 的電壓軌以確保電壓處于 PHY 電源電壓規格中定義的限制范圍內。驗證上電電壓參數時序是否在時序要求、上電時序和上電時序中定義的限制范圍內。
表 2-1 PHY 電源電壓規格
| 說明 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| VDDIO | 電源電壓 1/O = 1.8V | 1.71 | 1.8 | 1.89 | V |
| 電源電壓 I/O = 2.5V | 2.375 | 2.5 | 2.625 | ||
| 電源電壓 I/O = 3.3V | 3.15 | 3.3 | 3.45 | ||
| AVD | 電源電壓模擬 = 3.3V | 3.15 | 3.3 | 3.45 | V |
| 電源電壓模擬 = 1.8V | 1.71 | 1.8 | 1.89 | ||
| 中心抽頭 (CT) | 電源電壓中心抽頭 = 3.3V | 3.15 | 3.3 | 3.45 | V |
| 電源電壓模擬 = 1.8V | 1.71 | 1.8 | 1.89 |
表 2-2 時序要求，上電時序
| 參數 | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| T1 | VDDIO（數字電源）斜坡后的 AVD（模擬電源）斜坡延遲。 在電源斜坡之前，AVD 和 VDDIO 電位不得超過 0.3V。 |
從電壓斜坡開始的時間 | –100 | 100 | ms | |
| VDDIO 斜坡時間 | 100 | ms | ||||
| AVD 斜坡時間 | 100 | ms | ||||
| T2 | MDC 前導碼之前的上電后穩定時間，用于訪問寄存器。 在這最長等待時間之后的任何時間進入的 MDC 前導碼都有效。 |
MDIO 被拉至高電平，用于 32 位串行管理初始化 | 200 | ms | ||
| T3 | 上電所需的硬件配置鎖存時間 | 200 | ms | |||
| T4 | 硬件配置引腳轉換為輸出驅動器 | 64 | ns | |||
| T5 | 上電后的快速鏈路脈沖傳輸延遲 | 1.5 | s | |||
圖 2-1 上電時序注：
如果 DP83822 存在鏈路建立問題，并且 VDDA 在 3.3V 下運行，請檢查寄存器 0x0421 以查看 AVDD 電平和 VDDIO 電平與所需輸出匹配。寄存器 0x0421 bit[2]=1 表示 3.3V VDDA。如果寄存器 0x0421 與所需的結果不匹配，請將 0x041F 寄存器寫入所需的電壓電平。寫入寄存器 0x041F bit[12] = 1。
寄存器 0x0421 和 0x041F 是擴展寄存器，請務必遵循擴展寄存器訪問。