表 2-3 顯示了 DRE 算法的參數。其中兩個參數是寫入器件寄存器來控制的。其他參數駐留在器件的 32 位寬系數存儲器（Book 0、Page 5、Page 6 和 Page 7）中。

DRE 閾值：一個信號電平，當高于該電平時 DRE 停止修改 PGA 并將其設置為單位增益。閾值電平是相對于 ADC 輸出的滿量程 (dBFS) 表示的。表 2-4 列出了 DRE 閾值配置設置。默認值為 -54dB。設置高閾值電平會減少 DRE 在信號電平突然增加時做出反應的余量，并可能導致數字削波和 PGA 飽和。因此，必須將 DRE 閾值設置為具有足夠的裕度，以防止在輸入電平發生較大動態變化時出現削波。

最大增益：最大增益表示 DRE 對低于 DRE 閾值的信號應用的增益上限。表 2-5 列出了最大增益配置設置。默認值是 24dB。其可編程范圍為 2dB 至30dB ，步長為 2dB。

釋放時間常數：當輸入信號降至低于 DRE 閾值時 DRE 電路增大 PGA 增益的速度。釋放時間常數由兩個系數控制：DRE_REL_ALPHA 和 DRE_REL_BETA。方程式 5 和方程式 6 顯示了如何從下述時間常數中計算 DRE_REL_ALPHA 和 DRE_REL_BETA 參數。

方程式 5.

方程式 6.

其中

• RT 是以秒為單位的釋放時間常數
• FSYNC 是 ADC 的采樣速率（以 Hz 為單位）

表 2-6 顯示了控制 DRE_REL_ALPHA 和 DRE_REL_BETA 參數的寄存器。這些參數均具有 32 位的寬度，必須以二進制補碼表示形式寫入。DRE_REL_ALPHA 和 DRE_REL_BETA 的默認值對應的時間常數為 20 毫秒。

起音時間常數：當輸入信號升至高于 DRE 閾值時 DRE 電路減小 PGA 增益的速度。起音時間常數由兩個系數控制：DRE_ATT_ALPHA 和 DRE_ATT_BETA。方程式 7 和方程式 8 顯示了如何從下述時間常數中計算 DRE_ATT_ALPHA 和 DRE_ATT_BETA 參數。

方程式 7.

方程式 8.

其中

• AT 是以秒為單位的起音時間常數
• FSYNC 是 ADC 的采樣速率（以 Hz 為單位）

DRE_ATT_ALPHA 和 DRE_ATT_BETA 系數均以寬度為 32 位的二進制補碼形式表示。表 2-7 顯示了控制 DRE_ATT_ALPHA 和 DRE_ATT_BETA 參數的寄存器。DRE_ATT_ALPHA 和 DRE_ATT_BETA 的默認值對應的時間常數為 0.1 毫秒。

釋放遲滯：超過 DRE 閾值、強制 DRE 增加增益并開始釋放的信號電平降低量。釋放遲滯以 dB 為單位。方程式 9 顯示了如何計算 DRE_REL_HYST 參數。

方程式 9.

其中

• RH (>= 0) 是以 dB 為單位的釋放遲滯

DRE_REL_HYST 的默認值為 0x00000300，對應的遲滯為 3dB 。表 2-8 顯示了控制 DRE_REL_HYST 參數的寄存器。

起音遲滯：超過 DRE 閾值、強制 DRE 減小增益并開始起音的信號電平增加量。方程式 10 顯示了如何計算 DRE_ATT_HYST 參數。

方程式 10.

其中

• AH (>= 0) 是以 dB 為單位的起音遲滯

起音遲滯的默認值為 1dB。可以通過對表 2-9 中列出的寄存器進行寫入來更改默認值。

起音去抖：在 DRE 開始起音和減小 PGA 之前，在釋放事件之后上升到 DRE 閾值以上的連續輸入樣本數。在頻率為 48kHz 時該參數的默認值為 2 個樣本（0.01 毫秒）。方程式 11 顯示了如何計算 DRE_ATT_CNT 參數。

方程式 11.

其中

• AD (>= 0) 以秒為單位
• FSYNC 是 ADC 的采樣速率（以 Hz 為單位）

表 2-10 顯示了控制 DRE_ATT_CNT 參數的寄存器。

釋放去抖：在 DRE 開始釋放和增加 PGA 增益之前，在起音事件之后下降到 DRE 閾值以下的連續輸入樣本數。在頻率為 48kHz 時釋放去抖的默認值為 25 毫秒。方程式 12 顯示了如何計算 DRE_REL_CNT 參數。

方程式 12.

其中

• RD (>= 0) 是以秒為單位指定的釋放去抖
• FSYNC 是 ADC 的采樣速率（以 Hz 為單位）

表 2-11 列出了控制 DRE_REL_CNT 參數的寄存器。