UCC57102Z 器件的輸入與基于 TTL 的閾值邏輯兼容，并且輸入與 VDD 電源電壓無關。在典型高電平閾值為 2.2V 并且典型低電平閾值為 1.2V 的情況下，可以使用從 3.3V 或 5V 邏輯獲取的 PWM 控制信號方便地驅動邏輯電平閾值。與傳統的 TTL 邏輯實現（其中的遲滯通常小于 0.5V）相比，更寬的遲滯（通常為 1V）可提供增強的噪聲抗擾度。該器件還能夠對輸入引腳閾值電壓電平進行嚴格的控制，從而減緩系統設計考慮因素，并確保在整個溫度范圍內穩定地運行。這些引腳上的極低輸入電容（通常小于 8pF）可減小負載并增大開關速度。

該器件具有一項重要的保護功能，借助該功能，只要輸入引腳處于懸空狀態，輸出就會保持在低電平狀態。這是通過輸入引腳上的內部上拉或下拉電阻器來實現的，如簡化的功能方框圖所示。在某些應用中，由于輔助電源時序的差異，不同 IC 會在不同的時間上電。這可能導致控制器的輸出處于三態。控制器的這個輸出連接到驅動器 IC 的輸入。如果驅動器 IC 沒有下拉電阻器，則驅動器的輸出可能會錯誤地變為高電平并損壞開關電源器件。

驅動器的輸入級最好應由具有較短上升或下降時間的信號進行驅動。只要將驅動器與緩慢變化的輸入信號配合使用，尤其是在器件位于獨立的子板上或 PCB 布局具有長輸入連接布線的情況下，就必須小心謹慎：

• 由于驅動器輸出以及電路板布局布線寄生效應而導致的高 dI/dt 電流可能會導致接地反彈。由于該器件只有一個 GND 引腳，而該引腳可能將電源接地作為基準，因此這可能會影響輸入引腳和 GND 之間的差分電壓并觸發意外的輸出狀態變化。由于具有 26ns 的快速傳播延遲，這可能最終導致高頻振蕩，從而增加功率耗散并導致受損的風險。
• 與大多數其他行業標準驅動器相比，1V 輸入閾值遲滯可以提高噪聲抗擾度。

強烈建議在驅動器的輸出端和功率器件之間添加一個外部電阻，而不是在輸入信號上增加延遲。這還限制了功率器件的上升或下降時間，從而減少了 EMI。該外部電阻器還提供了一個額外的優勢，即降低柵極驅動器器件封裝中與柵極電荷相關的部分功率耗散，并將其轉移到外部電阻器自身中。

最后，由于獨特的輸入結構允許在輸入和使能引腳上提供負電壓能力，因此在以下應用中必須小心：

• 輸入或使能引腳切換至振幅 > 15V。
• 輸入或使能引腳在 dV/dt > 2V/ns 的情況下進行切換。

如果出現這兩種情況，請為所切換的引腳添加一個 150Ω 串聯電阻，以限制流經輸入結構的電流。