ZHCSUD0C November 2024 – June 2025 TPSM82866C
PRODMIX
TPSM8286xExx 模塊版本是具有 VSET/PG 引腳(而不是 VSET/VID 引腳)的器件選項,如 節 4 所示。
經過使能延遲 (tDelay) 后,器件開始將輸出電壓與 VOUT 寄存器 1 內配置的值進行比較。表 7-2 顯示了 VSET/PG 引腳的邏輯電平。該引腳被驅動至高電平,達到與輸入電壓相同的電平,用作邏輯高電平。該引腳由外部電阻器拉至 GND,用作邏輯低電平。
對于 VSET/PG 選項器件,請注意以下幾點:
在正常運行期間,VSET/PG 在信號變為高電平或低電平之前,具有 34μs 抗尖峰脈沖時間。請參閱 圖 7-3。在啟動過程中,當輸出電壓達到標稱電壓后,VSET/PG 的延遲時間為 200μs。
| 器件條件 | 邏輯狀態 | ||
|---|---|---|---|
| 高電平 | 低電平 | ||
| 啟用 | 0.91 × VOUT_NOM ≤ VVOUT ≤ 1.11 × VOUT_NOM | √ | |
| VVOUT < 0.91 × VOUT_NOM 或 VVOUT > 1.11 × VOUT_NOM | √ | ||
| 關斷 | EN = 低電平 | √ | |
| 熱關斷 | TJ > TJSD | √ | |
| UVLO | 1.8V < VIN < VUVLO | √ | |
| 電源移除 | VIN < 1.8V | 未定義 | |