VDDP 必須由可提供所需功率的低阻抗外部電源獨立供電。當存在 VDDP 電源且 CE 為邏輯高電平時，功率從初級側傳輸到次級側。將 EN 引腳設置為邏輯高電平或低電平會將 VDRV 置為有效或置為無效，從而分別啟用或禁用外部開關。圖 8-10 展示了正常運行所需的基本設置，其中需要 EN、VDDP 和 VSSP 信號。EN 最高可被驅動至 5.5V，通常由與 VDDP 位于同一電源軌上的電路驅動。在該示例中，TPSI310x 用于驅動采用共源極配置的背對背 MOSFET。交流開關應用或需要反向阻斷的直流開關需要驅動背對背 MOSFET。C_VDDP 為 VDDP 電源提供所需的去耦電容。C_DIV1 和 C_DIV2 提供 VDDH/VDDM 電源軌所需的去耦電容，以提供峰值電流來驅動外部 MOSFET。

圖 8-10 簡化版原理圖

圖 8-11 展示了從啟動到穩態條件的基本操作。

• 在 T1 時：VDDP 為器件上電。FLTn、ALMn 和 PGOOD 被置為低電平。
• 在 T2 和 T3 時：TPSI310x 開始在固定突發周期（典型值為 25μs）內將功率從 VDDP 傳輸到次級側，從而開始對 VDDH 和 VDDM 次級側電源軌充電。只要 VDDP 存在（并且 CE 保持高電平），功率傳輸就會繼續。VDDH 完全充電所需的時間取決于多個因素，包括 VDDP、C_DIV1 和 C_DIV2 的值，從 VDDM 汲取的輔助負載大小以及總體功率傳輸效率。
• 在 T4、T5 和 T6 時：經過四個突發周期后，FLTn、ALMn 和 PGOOD 被釋放并開始反映各自的狀態。如果 VDDM 和 VDDH 均高于其 UVLO 閾值，則 PGOOD 置為高電平，否則繼續被置為低電平。FLTn 和 ALMn 指示其比較器輸出的狀態。在該示例中、由于 FLTn_CMP 和 ALMn_CMP 連接到 VSSS，因此 FLTn 和 ALMn 置為高電平。狀態指示器始終按照 FLTn、ALMn 和 PGOOD 的順序傳輸，每個指示器之間的延遲大約為 400ns。
• 在 T7 和 T8 時：EN 被置為高電平，VDRV 被置為高電平。請注意，只有當 VDDH 和 VDDM 均高于其 UVLO 閾值時，VDRV 才會置為高電平。由于 FLTn、ALMn 和 PGOOD 指示器的延遲，VDRV 可能在 PGOOD 置為高電平之前置為高電平。

圖 8-11 TPSI310x 典型啟動（CE = VDDP，FLTn_CMP = 0，ALMn_CMP = 0）

圖 8-12 展示了 VDDP、CE 和 EN 信號連接在一起的啟動序列。

• 在 T1 時：VDDP 為器件上電。FLTn、ALMn 和 PGOOD 被置為低電平。
• 在 T2 和 T3 時：TPSI310x 開始在固定突發周期（典型值為 25μs）內將功率從 VDDP 傳輸到次級側，從而開始對 VDDH 和 VDDM 次級側電源軌充電。
• 在 T4 時：當 VDDH 和 VDDM 均高于其 UVLO 閾值時，VDRV 置為高電平。
• 在 T5、T6 和 T7 時：經過四個突發周期后，FLTn、ALMn 和 PGOOD 被釋放并開始反映各自的狀態。在該特定示例中，假設 VDDH 和 VDDM 電源軌在四個突發周期 (100μs) 下充電至超過 UVLO 閾值。在這種情況下，由于存在 PGOOD 延遲，PGOOD 在 VDRV 被置為高電平后置為高電平。

圖 8-12 TPSI310x 典型啟動（CE = EN = VDDP，FLTn_CMP = 0，ALMn_CMP = 0）

為了降低平均功耗，TPSI310x 以突發方式將功率從初級側傳輸到次級側。突發的周期是固定的，而突發開啟時間由調節 VDDM 電壓的控制環路在內部決定。突發導通時間會自動調整，從而優化給定負載條件下的功率傳輸。在上電期間，器件以最高功率設置運行，有助于快速為 VDDM 和 VDDH 電源軌充電。