ZHCSCX9 October   2014 RM41L232

PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.  

1. 1器件概述
   1. 1.1 特性
   2. 1.2 應(yīng)用
   3. 1.3 說明
   4. 1.4 功能方框圖
2. 2修訂歷史記錄
3. 3器件封裝和引腳功能
   1. 3.1 PZ QFP 封裝引腳分配（100 引腳）
   2. 3.2 引腳配置和功能
      1. 3.2.1  高端定時(shí)器 (N2HET)
      2. 3.2.2  增強(qiáng)型正交編碼器脈沖模塊 (eQEP)
      3. 3.2.3  通用輸入/輸出 (GIO)
      4. 3.2.4  控制器局域網(wǎng)絡(luò)接口模塊 (DCAN1，DCAN2)
      5. 3.2.5  多緩沖串行外設(shè)接口 (MibSPI1)
      6. 3.2.6  標(biāo)準(zhǔn)串行外設(shè)接口 (SPI2)
      7. 3.2.7  本地互連網(wǎng)絡(luò)控制器 (LIN)
      8. 3.2.8  多緩沖模數(shù)轉(zhuǎn)換器 (MibADC)
      9. 3.2.9  系統(tǒng)模塊
      10. 3.2.10 錯(cuò)誤信令模塊 (ESM)
      11. 3.2.11 主振蕩器
      12. 3.2.12 測(cè)試/調(diào)試接口
      13. 3.2.13 閃存
      14. 3.2.14 內(nèi)核電源
      15. 3.2.15 I/O 電源
      16. 3.2.16 內(nèi)核和 I/O 電源接地基準(zhǔn)
   3. 3.3 輸出復(fù)用和控制
      1. 3.3.1 輸出多路復(fù)用的注意事項(xiàng)
      2. 3.3.2 多路復(fù)用控制寄存器的通用規(guī)則
   4. 3.4 特定復(fù)用選項(xiàng)
      1. 3.4.1 eQEP 輸入過濾
         1. 3.4.1.1 eQEPA 輸入
         2. 3.4.1.2 eQEPB 輸入
         3. 3.4.1.3 eQEPI 輸入
         4. 3.4.1.4 eQEPS 輸入
      2. 3.4.2 N2HET PIN_nDISABLE 輸入端口
4. 4規(guī)范
   1. 4.1  自然通風(fēng)運(yùn)行溫度范圍內(nèi)的最大絕對(duì)值，
   2. 4.2  處理額定值
   3. 4.3  上電小時(shí)數(shù) (POH)
   4. 4.4  建議的運(yùn)行條件
   5. 4.5  建議時(shí)鐘域運(yùn)行條件下的開關(guān)特性
   6. 4.6  要求等待狀態(tài)
   7. 4.7  推薦運(yùn)行條件內(nèi)的功耗
   8. 4.8  PZ 的熱阻特性
   9. 4.9  推薦運(yùn)行條件下的輸入/輸出電氣特性
   10. 4.10 輸出緩沖器驅(qū)動(dòng)強(qiáng)度
   11. 4.11 輸入時(shí)序
   12. 4.12 輸出時(shí)序
5. 5系統(tǒng)信息和電氣技術(shù)規(guī)范
   1. 5.1  電壓監(jiān)視器特性
      1. 5.1.1 重要考慮
      2. 5.1.2 電壓監(jiān)視器運(yùn)行
      3. 5.1.3 電源過濾
   2. 5.2  電源排序和加電復(fù)位
      1. 5.2.1 加電順序
      2. 5.2.2 斷電序列
      3. 5.2.3 加電復(fù)位：nPORRST
         1. 5.2.3.1 nPORRST 電氣和時(shí)序要求
   3. 5.3  熱復(fù)位 (nRST)
      1. 5.3.1 熱復(fù)位的原因
      2. 5.3.2 nRST 時(shí)序要求
   4. 5.4  ARM Cortex-R4 CPU 信息
      1. 5.4.1 ARM Cortex-R4 CPU 的特性概要
      2. 5.4.2 由軟件啟用的 ARM Cortex-R4 CPU 的功能
      3. 5.4.3 雙內(nèi)核執(zhí)行
      4. 5.4.4 GCLK 之后的雙重 CPU 時(shí)鐘樹
      5. 5.4.5 ARM Cortex-R4 CPU 用于安全目的的比較模塊 (CCM)
      6. 5.4.6 CPU 自檢
         1. 5.4.6.1 針對(duì) CPU 自檢的應(yīng)用序列
         2. 5.4.6.2 CPU 自檢時(shí)鐘配置
         3. 5.4.6.3 CPU 自檢范圍
   5. 5.5  時(shí)鐘
      1. 5.5.1 時(shí)鐘源
         1. 5.5.1.1 主振蕩器
            1. 5.5.1.1.1 針對(duì)主振蕩器的時(shí)序要求
         2. 5.5.1.2 低功耗振蕩器
            1. 5.5.1.2.1 特性
            2. 5.5.1.2.2 LPO 電氣和時(shí)序技術(shù)規(guī)格
         3. 5.5.1.3 鎖相環(huán) (PLL) 時(shí)鐘模塊
            1. 5.5.1.3.1 方框圖
            2. 5.5.1.3.2 PLL 時(shí)序技術(shù)規(guī)格
      2. 5.5.2 時(shí)鐘域
         1. 5.5.2.1 時(shí)鐘域說明
         2. 5.5.2.2 將時(shí)鐘域映射到器件模塊
      3. 5.5.3 時(shí)鐘測(cè)試模式
   6. 5.6  時(shí)鐘監(jiān)視
      1. 5.6.1 時(shí)鐘監(jiān)視時(shí)序
      2. 5.6.2 外部時(shí)鐘 (ECLK) 輸出功能
      3. 5.6.3 雙時(shí)鐘比較器
         1. 5.6.3.1 特性
         2. 5.6.3.2 DCC 時(shí)鐘源中斷的映射
   7. 5.7  去毛刺脈沖濾波器
   8. 5.8  器件存儲(chǔ)器映射
      1. 5.8.1 存儲(chǔ)器映射圖
      2. 5.8.2 存儲(chǔ)器映射表
      3. 5.8.3 主器件/從器件訪問權(quán)限
   9. 5.9  閃存存儲(chǔ)器
      1. 5.9.1 閃存存儲(chǔ)器配置
      2. 5.9.2 閃存模塊的主要特性
      3. 5.9.3 針對(duì)閃存訪問的 ECC 保護(hù)
      4. 5.9.4 閃存訪問速度
   10. 5.10 程序閃存的閃存編程和擦除時(shí)序
   11. 5.11 閃存編程和擦除時(shí)序數(shù)據(jù)閃存
   12. 5.12 緊耦合 RAM 接口模塊
       1. 5.12.1 特性
       2. 5.12.2 TCRAMW ECC 支持
   13. 5.13 用于外設(shè) RAM 訪問的奇偶校驗(yàn)保護(hù)
   14. 5.14 片載 SRAM 初始化和測(cè)試
       1. 5.14.1 使用 PBIST 的片載 SRAM 自檢
          1. 5.14.1.1 特性
          2. 5.14.1.2 PBIST RAM 組
       2. 5.14.2 片載 SRAM 自動(dòng)初始化
   15. 5.15 矢量中斷管理器
       1. 5.15.1 VIM 特性
       2. 5.15.2 中斷請(qǐng)求分配
   16. 5.16 實(shí)時(shí)中斷模塊
       1. 5.16.1 特性
       2. 5.16.2 方框圖
       3. 5.16.3 時(shí)鐘源選項(xiàng)
   17. 5.17 錯(cuò)誤信令模塊
       1. 5.17.1 特性
       2. 5.17.2 ESM 通道分配
   18. 5.18 復(fù)位/異常中斷/錯(cuò)誤狀態(tài)
   19. 5.19 數(shù)字窗口式看門狗
   20. 5.20 調(diào)試子系統(tǒng)
       1. 5.20.1 方框圖
       2. 5.20.2 調(diào)試組件內(nèi)存映射
       3. 5.20.3 JTAG 識(shí)別代碼
       4. 5.20.4 調(diào)試 ROM
       5. 5.20.5 JTAG 掃描接口時(shí)序
       6. 5.20.6 高級(jí) JTAG 安全模塊
       7. 5.20.7 邊界掃描鏈
6. 6外設(shè)信息和電氣技術(shù)規(guī)范
   1. 6.1 外設(shè)圖例
   2. 6.2 多緩沖12位模數(shù)轉(zhuǎn)換器
      1. 6.2.1 特性
      2. 6.2.2 事件觸發(fā)選項(xiàng)
         1. 6.2.2.1 MIBADC 事件觸發(fā)接線
      3. 6.2.3 ADC 電氣和時(shí)序技術(shù)規(guī)格
      4. 6.2.4 性能（精度）技術(shù)規(guī)格
         1. 6.2.4.1 MibADC 非線性誤差
         2. 6.2.4.2 MibADC 總誤差
   3. 6.3 通用輸入/輸出
      1. 6.3.1 特性
   4. 6.4 增強(qiáng)型高端定時(shí)器 (N2HET)
      1. 6.4.1 特性
      2. 6.4.2 N2HET RAM 組織結(jié)構(gòu)
      3. 6.4.3 輸入時(shí)序技術(shù)規(guī)格
      4. 6.4.4 N2HET 校驗(yàn)
         1. 6.4.4.1 使用雙時(shí)鐘比較器 (DCC) 的輸出監(jiān)視
      5. 6.4.5 禁用 N2HET 輸出
      6. 6.4.6 高端定時(shí)器發(fā)送單元 (N2HET)
         1. 6.4.6.1 特性
         2. 6.4.6.2 觸發(fā)連接
   5. 6.5 控制器局域網(wǎng)絡(luò) (DCAN)
      1. 6.5.1 特性
      2. 6.5.2 電氣和時(shí)序技術(shù)規(guī)格
   6. 6.6 本地互連網(wǎng)絡(luò)接口 (LIN)
      1. 6.6.1 LIN 特性
   7. 6.7 多緩沖/標(biāo)準(zhǔn)串行外設(shè)接口
      1. 6.7.1 特性
      2. 6.7.2 MibSPI 發(fā)送和接收 RAM 組織結(jié)構(gòu)
      3. 6.7.3 MibSPI 發(fā)送觸發(fā)事件
         1. 6.7.3.1 MIBSPI1 事件觸發(fā)接線
      4. 6.7.4 MibSPI/SPI 主控模式 I/O 時(shí)序規(guī)范
      5. 6.7.5 SPI 受控模式 I/O 時(shí)序
   8. 6.8 增強(qiáng)型正交編碼器 (eQEP)
      1. 6.8.1 針對(duì) eQEPx 模塊的時(shí)鐘使能控制
      2. 6.8.2 使用 eQEP 相位誤差
      3. 6.8.3 到 eQEPx 模塊的輸入連接
      4. 6.8.4 增強(qiáng)型正交編碼器脈沖 (eQEPx) 時(shí)序
7. 7器件和文檔支持
   1. 7.1 器件支持
      1. 7.1.1 開發(fā)支持
         1. 7.1.1.1 開始使用
      2. 7.1.2 器件命名規(guī)則
   2. 7.2 文檔支持
      1. 7.2.1 德州儀器 (TI) 相關(guān)文檔
   3. 7.3 社區(qū)資源
   4. 7.4 商標(biāo)
   5. 7.5 靜電放電警告
   6. 7.6 術(shù)語(yǔ)表
   7. 7.7 器件識(shí)別碼寄存器
   8. 7.8 芯片識(shí)別寄存器
   9. 7.9 模塊認(rèn)證
      1. 7.9.1 DCAN 認(rèn)證
      2. 7.9.2 LIN 認(rèn)證
         1. 7.9.2.1 LIN 主控模式
         2. 7.9.2.2 LIN 受控模式 - 固定波特率
         3. 7.9.2.3 LIN 受控模式 - 自適應(yīng)波特率
8. 8機(jī)械、封裝和可訂購(gòu)產(chǎn)品附錄
   1. 8.1 封裝信息