ZHCSY80 April 2025 TAC5301-Q1
PRODUCTION DATA
該器件具有智能自動配置塊，可生成 ADC 和 DAC 調制器和用于信號處理的數字濾波器引擎所需的所有必要內部時鐘。該配置通過監測音頻總線上 FSYNC 和 BCLK 信號的頻率來實現。
該器件支持（FSYNC 信號頻率的）各種數據采樣率和 BCLK 與 FSYNC 之比，以便在內部配置所有時鐘分頻器（包括 PLL 配置），而無需主機編程。表 6-7 和表 6-8 列出了支持的 FSYNC 和 BCLK 頻率。
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (8kHz) |
FSYNC (16kHz) |
FSYNC (24kHz) |
FSYNC (32kHz) |
FSYNC (48kHz) |
FSYNC (96kHz) |
FSYNC (192 kHz) |
|
| 16 | 保留 | 0.256 | 0.384 | 0.512 | 0.768 | 1.536 | 3.072 |
| 24 | 保留 | 0.384 | 0.576 | 0.768 | 1.152 | 2.304 | 4.608 |
| 32 | 0.256 | 0.512 | 0.768 | 1.024 | 1.536 | 3.072 | 6.144 |
| 48 | 0.384 | 0.768 | 1.152 | 1.536 | 2.304 | 4.608 | 9.216 |
| 64 | 0.512 | 1.024 | 1.536 | 2.048 | 3.072 | 6.144 | 12.288 |
| 96 | 0.768 | 1.536 | 2.304 | 3.072 | 4.608 | 9.216 | 18.432 |
| 128 | 1.024 | 2.048 | 3.072 | 4.096 | 6.144 | 12.288 | 24.576 |
| 192 | 1.536 | 3.072 | 4.608 | 6.144 | 9.216 | 18.432 | 保留 |
| 256 | 2.048 | 4.096 | 6.144 | 8.192 | 12.288 | 24.576 | 保留 |
| 384 | 3.072 | 6.144 | 9.216 | 12.288 | 18.432 | 保留 | 保留 |
| 512 | 4.096 | 8.192 | 12.288 | 16.384 | 24.576 | 保留 | 保留 |
| 1024 | 8.192 | 16.384 | 24.576 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 16.384 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
| BCLK 與 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (7.35kHz) | FSYNC (14.7kHz) | FSYNC (22.05kHz) | FSYNC (29.4kHz) | FSYNC (44.1kHz) | FSYNC (88.2kHz) | FSYNC (176.4kHz) | |
| 16 | 保留 | 保留 | 0.3528 | 0.4704 | 0.7056 | 1.4112 | 2.8224 |
| 24 | 保留 | 0.3528 | 0.5292 | 0.7056 | 1.0584 | 2.1168 | 4.2336 |
| 32 | 保留 | 0.4704 | 0.7056 | 0.9408 | 1.4112 | 2.8224 | 5.6448 |
| 48 | 0.3528 | 0.7056 | 1.0584 | 1.4112 | 2.1168 | 4.2336 | 8.4672 |
| 64 | 0.4704 | 0.9408 | 1.4112 | 1.8816 | 2.8224 | 5.6448 | 11.2896 |
| 96 | 0.7056 | 1.4112 | 2.1168 | 2.8224 | 4.2336 | 8.4672 | 16.9344 |
| 128 | 0.9408 | 1.8816 | 2.8224 | 3.7632 | 5.6448 | 11.2896 | 22.5792 |
| 192 | 1.4112 | 2.8224 | 4.2336 | 5.6448 | 8.4672 | 16.9344 | 保留 |
| 256 | 1.8816 | 3.7632 | 5.6448 | 7.5264 | 11.2896 | 22.5792 | 保留 |
| 384 | 2.8224 | 5.6448 | 8.4672 | 11.2896 | 16.9344 | 保留 | 保留 |
| 512 | 3.7632 | 7.5264 | 11.2896 | 15.0528 | 22.5792 | 保留 | 保留 |
| 1024 | 7.5264 | 15.0528 | 22.5792 | 保留 | 保留 | 保留 | 保留 |
| 2048 | 15.0528 | 保留 | 保留 | 保留 | 保留 | 保留 | 保留 |
TAC5301-Q1 還支持除前面表格中所列之外的非音頻采樣速率。有關更多詳細信息，請參閱器件的時鐘配置和 TAx5x1x 系列的靈活時鐘 應用報告。
TAC5301-Q1 采樣速率可以分別使用寄存器 CLK_CFG0 (P0_R50) 和 CLK_CFG1 (P0_R51) 對主要 ASI 和輔助 ASI 進行配置。CLK_DET_STS0 (P0_R62) 和 CLK_DET_STS1 (P0_R63) 寄存器還分別為主要 ASI 和輔助 ASI 在自動檢測模式下捕獲器件在 FSYNC 頻率下的自動檢測結果。寄存器 CLK_DET_STS2 (P0_R64) 和 CLK_DET_STS3 (P0_R65) 捕獲器件在自動檢測模式下為所選 ASI 檢測到的 BCLK 與 FSYNC 之比，同時通過 CLK_SRC_SEL (P0_R52_D[3:1]) 寄存器將所選 ASI 選為 PLL 基準。如果器件找到任何不受支持的 FSYNC 頻率和 BCLK 與 FSYNC 之比組合，器件會生成 ASI 時鐘錯誤中斷，并相應地關斷器件的各個塊。
在 ADC 或 DAC 通道已在運行時，TAC5301-Q1 也支持啟用通道。這需要在上電之前進行預先配置，以指示在運行時可以啟用的最大通道數，從而維持正確的時鐘生成和使用。這可以通過使用寄存器 DYN_PUPD_CFG (P0_R119) 進行配置。ADC_DYN_PUPD_EN (P0_R119_D[7]) 和 DAC_DYN_PUPD_EN (P0_R119_D[5]) 位可用于獨立啟用 ADC 或 DAC 通道的動態上電。可以使用 ADC_DYN_MAXCH_SEL (P0_R119_D[6]) 和 DAC_DYN_MAXCH_SEL (P0_R119_D[4]) 位來配置動態上電和斷電所支持的最大通道數。
該器件使用集成的低抖動鎖相環 (PLL) 來生成調制器和數字濾波器引擎以及其他控制塊所需的內部時鐘。該器件還支持使用 BCLK 或 GPIO1 引腳（作為 CCLK）作為音頻時鐘源，而無需使用 PLL，從而降低功耗。但是，ADC 性能可能會因外部時鐘源的抖動而下降，如果外部音頻時鐘源頻率不夠高，則可能無法支持某些處理功能。因此，TI 建議在高性能應用中使用 PLL。不同使用場景下的 TAx5x1x-Q1 功耗矩陣 應用報告論述了有關如何在低功耗模式下不使用 PLL 時配置和使用器件的更多細節和信息。
該器件還支持使用 GPIO1 引腳（作為 CCLK）作為參考輸入時鐘源來實現音頻總線控制器模式運行，并支持各種靈活選項和各種系統時鐘。有關控制器模式配置和操作的更多詳細信息和信息，請參閱器件的時鐘配置和 TAx5x1x 系列的靈活時鐘 應用報告。
音頻總線時鐘錯誤檢測和自動檢測功能會自動生成所有內部時鐘，但可以分別使用 IGNORE_CLK_ERR (P0_R4_D[6]) 和 CUSTOM_CLK_CFG (P0_R50_D[0]) 寄存器位來禁用。在系統中，該禁用功能可用于支持自動檢測方案未涵蓋的自定義時鐘頻率。對于此類應用用例，必須注意確保多個時鐘分頻器均已正確配置。TI 建議使用 PPC3 GUI 進行器件配置設置；有關更多詳細信息，請參閱 TAx5x1xQ15B5EVM-K 評估模塊用戶指南和 PurePath? 控制臺圖形開發套件。器件的時鐘配置和 TAx5x1x 系列的靈活時鐘 應用報告也介紹了自定義時鐘配置的各個方面。有關器件時鐘檢測模塊的更多詳細信息，請參閱 TAx5x1x 系列支持的時鐘錯誤配置、檢測和模式 應用報告。
當 PLL 關閉時，數字音量控制和使用可編程系數的其他功能（如雙二階濾波器、混頻器、AGC 等）不適用，但高通濾波器 (HPF) 除外。