ZHCSXO2 December 2024 LMX1205
ADVANCE INFORMATION
| 名稱 | 編號 | 類型(1) | 說明 |
|---|---|---|---|
| BIAS01 | 20 | BYP | 如果不使用倍頻器，可將該引腳保持斷開狀態。如果使用倍頻器，則使用 10nF 電容器將該引腳旁路至 GND，以實現出色的噪聲性能。 |
| BIAS23 | 31 | BYP | 如果不使用倍頻器，可將該引腳保持斷開狀態。如果使用倍頻器，則使用 10μF 和 0.1μF 電容器將該引腳旁路至 GND，以實現出色的噪聲性能。 |
| CLKIN_N | 7 | I | 差分時鐘輸入對。每個引腳上內部端接 50Ω。使用與輸入頻率相適應的電容器（通常為 0.1μF 或更小）進行交流耦合。如果使用單端輸入，則將輸入信號接入 CLKIN_N 引腳，并使用串聯交流耦合電容器和 50Ω 電阻器將未使用的 CLKIN_P 端接至 GND。 |
| CLKIN_P | 6 | ||
| CLKOUT0_N | 14 | O | 差分時鐘輸出對。每個引腳都是一個集電極開路輸出，內部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。此類引腳分別需要一個 100? 差分負載或 50? 負載。 |
| CLKOUT0_P | 15 | ||
| CLKOUT1_N | 18 | ||
| CLKOUT1_P | 19 | ||
| CLKOUT2_N | 32 | ||
| CLKOUT2_P | 33 | ||
| CLKOUT3_N | 36 | ||
| CLKOUT3_P | 37 | ||
| CS# | 10 | I | SPI 芯片選擇。高阻抗 CMOS 輸入。接受高達 3.3V。此引腳需要串聯 200Ω 電阻器。 |
| DAP | DAP | GND | 將這些引腳接地。 |
| GND | 5、13、17、26、34、38 | ||
| LOGICLKOUT0_N | 27 | O | 差分邏輯時鐘輸出對。可選 CML 或 LVDS 格式。LVDS 格式具有可編程共模電壓，CML 格式需要外部拉電阻。 |
| LOGICLKOUT0_P | 28 | ||
| LOGISYSREFOUT_N/LOGICLKOUT1_N | 23 | O | 差分邏輯時鐘輸出對。可選 CML 或 LVDS 格式。LVDS 格式具有可編程共模電壓，CML 格式需要外部拉電阻。 |
| LOGISYSREFOUT_P/LOGICLKOUT1_P | 24 | ||
| MUXOUT | 1 | O | 多路復用引腳串行數據回讀和倍頻器的鎖定狀態。 |
| SCK | 8 | I | SPI 時鐘。高阻抗 CMOS 輸入。接受高達 3.3V。此引腳需要串聯 200Ω 電阻器。 |
| SDI | 9 | I | SPI 數據輸入。高阻抗 CMOS 輸入。接受高達 3.3V。此引腳需要串聯 200Ω 電阻器。 |
| SYSREFREQ_N | 3 | I | 用于支持 JESD204B/C 的差分 SYSREF 請求輸入。每個引腳上內部端接 50Ω。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模電壓。 |
| SYSREFREQ_P | 2 | ||
| SYSREFOUT0_N | 11 | O | 用于支持 JESD204B/C 的差分 SYSREF CML 輸出對。支持交流和直流耦合，可編程共模電壓為 0.5V 至 1.5V。此引腳需要一個 100? 差分負載。 |
| SYSREFOUT0_P | 12 | ||
| SYSREFOUT1_N | 21 | ||
| SYSREFOUT1_P | 22 | ||
| SYSREFOUT2_N | 29 | ||
| SYSREFOUT2_P | 30 | ||
| SYSREFOUT3_N | 39 | ||
| SYSREFOUT3_P | 40 | ||
| VCC_CLKIN | 4 | PWR | 連接到 2.5V 電源。建議在引腳附近并聯一個高頻分流電容（通常為 0.1μF 或更小）和較大的電容（通常為 1μF 和 10μF）。 |
| VCC_LOGICLK | 25 | ||
| VCC01 | 16 | ||
| VCC23 | 35 |