ZHCST09 January 2024 LMR43606-Q1
PRODUCTION DATA
7.3.4 電源正常輸出運行
當輸出電壓超出穩壓范圍時，使用通過 LMR43606-Q1 的 PGOOD 引腳實現的電源正常特性可復位系統微處理器。該開漏輸出在電流限值和熱關斷等器件故障條件下以及正常啟動期間保持低電平。干擾濾波器可防止在輸出電壓的短時偏移（例如在線路和負載瞬態期間）時出現錯誤標志。持續時間少于 tRESET_FILTER 的輸出電壓偏移不會觸發電源正常標志。通過參考圖 7-7，可以更好地理解電源正常運行。表 7-3 提供了 PGOOD 運行的更詳細的細目列表。在這里，VPGDUV 被定義為 VOUT（目標穩壓輸出電壓）的 PGDUV 調節版本，VPGDHYST 被定義為 VOUT 的 PGDHYST 調節版本，其中 PGDUV 和 PGDHYST 都列在節 6.5中。在初始上電期間，從觸發 VEN-VOUT 到電源正常標志為高電平之間的總延遲為 6ms（典型值）。該延遲僅在器件啟動期間發生，在電源正常功能的任何其他正常運行期間不會發生。當 EN 拉低時，電源正常標志輸出也被強制為低電平。在 EN 為低電平時，只要輸入電壓 VPGD-VAL ≥ 1.5V（最大值），電源正常輸出就保持有效。
電源正常輸出方案包含一個開漏 N 溝道 MOSFET，需要一個外部上拉電阻連接到合適的邏輯電源。還可以根據需要通過適當的電阻器將其上拉至 VCC 或 VOUT。如果不需要此功能，PGOOD 引腳可以保持開路或接地。將流入該引腳的電流限制為 ≤ 4mA。
圖 7-7 電源正常運行（不包括 OV 事件）表 7-3 PGOOD 的故障條件（拉至低電平）
| 故障條件啟動 | 故障條件結束（在此之后，必須經過 tPGOOD_ACT 才能釋放 PGOOD 輸出） |
|---|---|
| VOUT < VPGDUV 且 t > tRESET_FILTER | 穩壓輸出電壓： VPGDUV + VPGDHYST < VOUT < VPGDOV – VPGDHYST |
| VOUT > VPGDOV 且 t > tRESET_FILTER | 穩壓輸出電壓 |
| TJ > TSD(trip) | TJ < TSD(trip) – TSD(hyst) 且 穩壓輸出電壓 |
| EN < VEN-VOUT – VEN-HYST | EN > VEN-VOUT 且 穩壓輸出電壓 |