ZHCSOP4 November 2024 LMK5C22212A
ADVANCE INFORMATION
LMK5C22212A 具有兩個基準輸入、兩個數字 PLL (DPLL)、兩個模擬 PLL (APLL)（帶集成 VCO）和 12 個輸出時鐘。APLL1 使用具有極高品質因數的超高性能 BAW VCO (VCBO)，因此更大限度減少了對外部振蕩器 (XO) 輸入時鐘的相位噪聲或頻率的依賴性。TI 的 VCBO 技術可降低整體解決方案成本，以滿足自由運行和保持頻率穩定性的要求。必須根據系統保持穩定性要求，選擇 XO、TCXO 或 OCXO。APLL1 可由相應的 DPLL1 控制，從而允許 APLL1 域鎖定到 DPLL1 基準輸入以生成同步時鐘。同樣，DPLL2/APLL2 可以鎖定到與 DPLL1 相同的基準輸入，或者鎖定到單獨的基準輸入以創建另一個同步域。每個 APLL 都可以從 XO 端口或另一個 APLL 分頻時鐘選擇基準。DPLL 可以從基準輸入 INx 選擇同步輸入基準，或者通過選擇來自級聯分頻器的反饋對齊到另一個 APLL 域。
DPLL 基準輸入多路復用器支持基于優先級和基準信號監控標準的自動輸入選擇。也可以通過軟件或引腳控制來手動選擇輸入。器件在基準源之間提供無中斷切換，以及專有的相位抵消和相位轉換控制功能，可實現出色的相位瞬態性能。基準輸入監控塊可監測時鐘輸入，在檢測到基準缺失 (LOR) 時可執行無中斷切換或保持。一旦違反為輸入監測器設置的閾值限制，其中包括頻率、漏脈沖和早期脈沖、矮脈沖和 1PPS（每秒脈沖）檢測器，就會檢測到 LOR 情況。可以依據基準時鐘輸入來設置和啟用每個輸入檢測器的閾值限制。調優字歷史記錄監測器功能根據鎖定時的歷史平均頻率確定進入保持狀態時的初始輸出頻率精度，從而最大限度減少 LOR 情況期間的頻率和相位干擾。
LMK5C22212A 具有 12 個采用可編程輸出驅動器類型的輸出，最多允許 12 個差分時鐘或差分時鐘與單端時鐘的組合。最多可以為 4 個單端 1.8V 或 2.65V LVCMOS 輸出時鐘（每個時鐘來自 OUT0 和 OUT1 的 _P 輸出和 _N 輸出）配置 10 個差分輸出時鐘。通過輸出多路復用器，每個輸出時鐘分別源自兩個 APLL/VCO 域中的一個。輸出 0 (OUT0) 和輸出 1 (OUT1) 最為靈活，可以從 XO、基準輸入或任何 APLL 域選擇源。輸出 0 (OUT0) 和輸出 1 (OUT1) 上可以支持 CMOS 1PPS 輸出。輸出分頻器具有同步 (SYNC) 功能，允許多個輸出的相位對齊。零延遲模式 (ZDM) 還可以在從 DPLL1 或 DPLL2 提供給 OUT0 的時鐘與所選基準輸入之間，實現確定性相位對齊。DPLL1 的 OUT10 和 DPLL2 的 OUT4 上提供了替代 ZDM 反饋路徑。
為了支持 IEEE 1588 PTP 輔助時鐘或其他時鐘控制應用，DPLL 支持頻率分辨率低于 1ppt（萬億分之一）的 DCO 模式，可通過軟件或引腳控制實現精確的頻率和相位調整。
該器件通過 I2C 或 SPI 完全可編程，并且支持通過出廠預編程的內部 ROM 頁進行啟動頻率配置?？删幊痰?EEPROM 覆蓋層 允許對與 APLL 和輸出配置相關的寄存器進行 POR 配置，提供靈活的上電輸出時鐘。DPLL 配置不由 EEPROM 值設置，而是根據 ROM 頁選擇 進行初始化，并且使用串行控制接口完全可編程。內部 LDO 穩壓器提供出色的 PSNR 功能，可降低供電網絡的成本和復雜性。通過 GPIO 狀態引腳和中斷寄存器回讀可以查看時鐘輸入和 PLL 監控狀態，從而支持全面的診斷功能。