LMK3C0105-Q1 各方面的設計都很簡單，并且提供了軟件支持來協助進行頻率規劃和器件編程。該設計過程簡單概述了這一過程。

1. 頻率規劃
   1. 設計 LMK3C0105-Q1 配置的第一步是確定生成所需輸出頻率所需的 FOD 頻率。該過程如下：
      1. 如果兩個輸出頻率相同，并且具有相同的 SSC 設置（即均使用 SSC 或均不使用 SSC），則僅需要 1 個 FOD。
      2. 如果兩個輸出頻率不同，但具有相同的 SSC 設置，則輸出可以共享一個 FOD 以節省電流。如果兩個頻率都可以通過將單個有效 FOD 頻率除以通道分頻器選項來生成，則可以禁用第二個 FOD。否則，必須使用兩個 FOD。如果兩個輸出都需要 SSC，則 LMK3C0105-Q1 器件無法支持該頻率計劃。
      3. 如果一個輸出需要 SSC，而另一個輸出不需要 SSC，則 SSC 輸出必須使用 FOD0，非 SSC 輸出必須使用 FOD1。
   2. 如果使用 SSC，請確定應用是否需要預配置的向下展頻調制、自定義向下展頻調制或中心展頻調制。如果需要自定義配置，請按照展頻時鐘 中概述的步驟進行操作。
   3. 設置數字時鐘分頻器，使數字時鐘頻率盡可能接近 50MHz。
   4. 確定 REF_CTRL 引腳功能。如果將其用作附加 LVCMOS 基準時鐘，請驗證是否可以根據 FOD0 和 FOD1 頻率生成所需頻率，因為 REF_CLK 輸出的分頻器范圍僅為 /2、/4 或 /8。
      1. 請記住，如果在 FOD0 上使用 SSC，并且 REF_CLK 源是 FOD0，則該輸出現在也具有 SSC。
2. 設置輸出格式
   1. 所需的輸出格式基于系統中所需的時鐘數。對于晶體替換，這通常是 24MHz、25MHz、27MHz 或 50MHz LVCMOS 時鐘的集合。
   2. OUTA 和 OUTB、或者 OUTC 和 OUTD 可以同相、反相或單獨啟用或禁用。OUTA 和 OUTC 始終同相。這允許一次生成最多五個 LVCMOS 時鐘，其中最多四個可以同相。
      1. 對于 LVCMOS 輸出，如果 VDD 為 1.8V 或 2.5V，則 VDDO_x 電壓必須與 VDD 電壓相匹配。
3. 輸出啟用行為
   1. 輸出啟用引腳默認為低電平有效，并通過一個內部下拉電阻器連接至 GND。如果不需要此功能，則可以將 OE_PIN_POLARITY 設置為“0”，以將 OE 引腳的行為更改為高電平有效。如果執行了該操作，則內部下拉電阻器會被禁用，并使用一個連接至 VDD 的內部上拉電阻器。
   2. 確定兩個輸出均被禁用是否意味著器件進入低功耗模式。雖然這能夠節省電流，但對于時鐘必須快速重新開啟的任何應用（例如 CPU 時鐘），不建議使用低功耗模式。

對于 10GB PHY，需要進行以下設置：

1. 一個 FOD 可用于生成所有輸出。因此，FOD0 可設置為具有 200MHz 的輸出頻率，通道分頻器 0 設置為 8 分頻。通常，如果單個器件需要兩個頻率相同的時鐘，則這些時鐘需要同相。兩個輸出驅動器都選擇通道分頻器 0。輸出驅動器 0 設置為 LVCMOS 同相，輸出驅動器 1 僅設置為 LVCMOS OUTD。當僅配置為 OUTD 時，OUTD 與 OUTA 同相。
   1. DIG_CLK_N_DIV 必須設置為 2 才能正確設置狀態機時鐘。狀態機時鐘必須盡可能接近 50MHz 而不超過該頻率。在這種情況下，DIG_CLK_N_DIV 設置為 2，總分頻為 4。方程式 9 展示了數字狀態機頻率、CH0_FOD_SEL 多路復用器選擇的頻率以及 DIG_CLK_N_DIV 字段之間的關系。僅當器件處于低功耗狀態時，才寫入 DIG_CLK_N_DIV 字段。
2. REF_CTRL 引腳用于生成 100MHz LVCMOS 時鐘。將 REF_CLK_FOD_SEL 設置為 0 以選擇 FOD0 作為 REF_CTRL 時鐘源。REF_CLK_DIV 必須設置為 1 才能實現 FOD0 的 2 分頻。將 REF_CTRL_PIN_FUNC 設置為 2，以將 REF_CTRL 引腳設置為輸出時鐘。

其中，F_DIG 是數字狀態機時鐘頻率，而 F_{CH0_FOD_SEL} 是 CHO_FOD_SEL 多路復用器選擇的頻率