ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
通過編程 MAN_DAC_EN = 0 和 TRACK_EN = 1，可在保持期間在 CPout1 引腳上設置 CPout1 的跟蹤電壓。當 DAC 已獲取當前 CPout1 電壓時，系統會設置 DAC_LOCKED 信號，可通過分別對 PLL1_LD_MUX 或 PLL2_LD_MUX 進行編程在 Status_LD1 或 Status_LD2 引腳上觀察到該信號。
跟蹤的 CPout1 子模式的 DAC 值更新速率為 PLL1 相位檢測器頻率除以 (DAC_CLK_MULT × DAC_CLK_CNTR)。
DAC 更新速率應編程為 ≤ 100kHz，從而確保實現 DAC 保持精度。
能夠對慢 DAC 更新速率進行編程，例如，當使用 1024kHz PLL1 相位檢測器頻率且 DAC_CLK_MULT = 16,384 和 DAC_CLK_CNTR = 255 時，每 4.08 秒進行一次 DAC 更新，讓器件可以在發生導致出現保持的事件之前，回溯 CPout1 并將其設置為之前良好的 CPout1 調諧電壓值。
可以使用 RB_DAC_VALUE 讀回 DAC 當前電壓值，請參閱 RB_DAC_VALUE 部分。