ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 修訂歷史記錄
- 5 引腳配置和功能
- 6 規格
- 7 參數測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3 特性說明
- 8.4 器件功能模式
- 8.5 編程
- 8.6
寄存器映射
- 8.6.1 用于器件編程的寄存器映射
- 8.6.2
器件寄存器說明
- 8.6.2.1 系統功能
- 8.6.2.2
（0x100 至 0x137）器件時鐘和 SYSREF 時鐘輸出控制
- 8.6.2.2.1 DCLKX_Y_DIV
- 8.6.2.2.2 DCLKX_Y_DDLY
- 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
- 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
- 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
- 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
- 8.6.2.2.7 SCLKX_Y_DDLY
- 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
- 8.6.2.3
SYSREF、SYNC 和器件配置
- 8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
- 8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
- 8.6.2.3.3 SYSREF_DIV
- 8.6.2.3.4 SYSREF_DDLY
- 8.6.2.3.5 SYSREF_PULSE_CNT
- 8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
- 8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
- 8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
- 8.6.2.3.9 DDLYd_STEP_CNT
- 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
- 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
- 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
- 8.6.2.4
(0x146 - 0x149) CLKIN 控制
- 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
- 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
- 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
- 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
- 8.6.2.5 RESET_MUX、RESET_TYPE
- 8.6.2.6
(0x14B - 0x152) 保持
- 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
- 8.6.2.6.2 MAN_DAC
- 8.6.2.6.3 DAC_TRIP_LOW
- 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
- 8.6.2.6.5 DAC_CLK_CNTR
- 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
- 8.6.2.6.7 HOLDOVER_DLD_CNT
- 8.6.2.7 (0x153 - 0x15F) PLL1 配置
- 8.6.2.8 (0x160 - 0x16E) PLL2 配置
- 8.6.2.9 (0x16F - 0x555) 其他寄存器
- 9 應用和實施
- 10器件和文檔支持
- 11機械、封裝和可訂購信息
9.1.4.2 交流耦合差分操作的端接
交流耦合可在驅動不同接收器標準時改變直流偏置電平（共模電壓）。由于交流耦合會阻止驅動器在接收器上提供直流偏置電壓，因此務必要確保接收器偏置到其理想的直流電平。
使用 LVDS 驅動器驅動非偏置 LVDS 接收器時，可以通過添加直流阻斷電容器對信號進行交流耦合，但需要在接收器上建立適當的直流偏置點。其中一種方法是使用圖 9-9 中的端接電路。
圖 9-9 交流耦合差分 LVDS 操作（接收器外部偏置）某些 LVDS 接收器可能在輸入端有內部偏置。在這種情況下，修改圖 9-9 所示的電路，將連接至 Vbias 的兩個 50Ω 端接電阻替換為接收器輸入引腳之間的單個 100Ω 電阻器，如圖 9-10 所示。當對 LVDS 輸出使用交流耦合時，可能會由于電容器充電而在時鐘輸出中觀察到啟動延遲。前面的圖采用 0.1μF 電容器。可能需要調整此值以滿足特定應用的啟動要求。
圖 9-10 自偏置接收器的 LVDS 端接LVPECL 驅動器需要一條直流接地路徑。當對 LVPECL 信號進行交流耦合時，請使用靠近 LVPECL 驅動器的 120Ω 發射極電阻器來提供直流接地路徑，如圖 9-11 所示。為了使接收器正常運行，信號應偏置到接收器指定的直流偏置電平（共模電壓）。LVPECL 接收器的典型直流偏置電壓為 2V。在 VCC = 3.3V 的情況下，戴維南等效電路（82Ω 電阻器連接到 VCC，120Ω 電阻器接地，驅動器連接到 82Ω 和 120Ω 電阻器的結點）是一個有效端接，如圖 9-11 所示。請注意，這種戴維南電路不同于圖 9-8 中的直流耦合示例。
圖 9-11 交流耦合差分 LVPECL 操作（戴維南等效電路、接收器外部偏置）