ZHCSFC4E December 2015 – July 2025 HD3SS3220 , HD3SS3220L
PRODUCTION DATA
5.6 時序要求
| 最小值 | 標稱值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| I2C（SDA、SCL） | |||||
| tSU:DAT | 數據設置時間 | 100 | ns | ||
| tHD:DAT | 數據設置時間 | 10 | ns | ||
| tSU;STA | SCL 到啟動條件的建立時間 | 0.6 | μs | ||
| tHD，STA | （重復）啟動條件到 SCL 的保持時間 | 0.6 | μs | ||
| tSU:STO | STOP 條件的設置時間 | 0.6 | μs | ||
| tVD;DAT | 數據有效時間 | 0.9 | μs | ||
| tVD;ACK | 數據有效確認時間 | 0.9 | μs | ||
| tBUF | STOP 與 START 條件之間的總線空閑時間 | 1.3 | μs | ||
| fSCL | SCL 時鐘頻率；本地 I2C 控制的 I2C 模式 | 400 | ns | ||
| tr | SDA 和 SCL 信號的上升時間 | 300 | ns | ||
| tf | SDA 和 SCL 信號的下降時間 | 300 | ns | ||
| CBUS_100KHZ | 以 ≤ 100KHz 運行時，每個總線線路的總容性負載 | 400 | pF | ||
| CBUS_400KHZ | 以 400KHz 運行時，每個總線線路的總容性負載. | 100 | pF | ||
| SS MUX | |||||
| tPD | 開關傳播延遲請參閱圖 5-3 | 80 | ps | ||
| tSW_ON | DIR 至開關打開的開關時間，請參閱圖 5-2 | 0.5 | μs | ||
| tSW_OFF | DIR 至開關關閉的開關時間，請參閱圖 5-2 | 0.5 | μs | ||
| tSK_INTRA | 差分對內輸出偏斜，請參閱圖 5-3 | 5 | ps | ||
| tSK_INTER | 差分對間輸出偏斜，請參閱圖 5-3 | 20 | ps | ||
| 上電時序 | |||||
| tENnCC_HI | VDD5 和 VCC33 電源均穩定后，ENn_CC 為高電平。請參閱 圖 6-3。 | 2 | ms | ||
| tVDD5V_PG | VDD5 在 VCC33 之前穩定。請參閱 圖 6-2。 | 2 | ms | ||
圖 5-1 測試設置
圖 5-2 開關時序圖
圖 5-3 時序圖和測試設置