ZHCS749B January 2012 – January 2015 DS100DF410
PRODUCTION DATA.
- 1 特性
- 2 應用
- 3 說明
- 4 修訂歷史記錄
- 5 Pin Configuration and Functions
- 6 Specifications
-
7 Detailed Description
- 7.1 Overview
- 7.2 Functional Block Diagram
- 7.3
Feature Description
- 7.3.1 Device Data Path Operation
- 7.3.2 Signal Detect
- 7.3.3 CTLE
- 7.3.4 DFE
- 7.3.5 Clock and Data Recovery
- 7.3.6 Output Driver
- 7.3.7 CTLE Boost Setting
- 7.3.8 DFE Tap Weight and Polarity Setting
- 7.3.9 Driver Output Voltage
- 7.3.10 Driver Output De-Emphasis
- 7.3.11 Driver Output Rise/Fall Time
- 7.3.12 Ref_mode 0 Mode (Reference Clock Not Required)
- 7.3.13 Ref_mode 3 Mode (Reference Clock Required)
- 7.3.14 False Lock Detector Setting
- 7.3.15 Reference Clock In
- 7.3.16 Reference Clock Out
- 7.3.17 Daisy Chain of REFCLK_OUT to REFCLK_IN
- 7.3.18 INT
- 7.3.19 LOCK_3, LOCK_2, LOCK_1, and LOCK_0
- 7.4 Device Functional Modes
- 7.5
Programming
- 7.5.1 SMBus Strap Observation
- 7.5.2 Device Revision and Device ID
- 7.5.3 Control/Shared Register Reset
- 7.5.4 Interrupt Channel Flag Bits
- 7.5.5 SMBus Master Mode Control Bits
- 7.5.6 Resetting Individual Channels of the Retimer
- 7.5.7 Interrupt Status
- 7.5.8 Overriding the CTLE Boost Setting
- 7.5.9 Overriding the VCO CAP DAC Values
- 7.5.10 Overriding the Output Multiplexer
- 7.5.11 Overriding the VCO Divider Selection
- 7.5.12 Using the PRBS Generator
- 7.5.13 Using the Internal Eye Opening Monitor
- 7.5.14 Overriding the DFE Tap Weights and Polarities
- 7.5.15 Enabling Slow Rise/Fall Time on the Output Driver
- 7.5.16 Inverting the Output Polarity
- 7.5.17 Overriding the Figure of Merit for Adaptation
- 7.5.18 Setting the Rate and Subrate for Lock Acquisition
- 7.5.19 Setting the Adaptation/Lock Mode
- 7.5.20 Initiating Adaptation
- 7.5.21 Setting the Reference Enable Mode
- 7.5.22 Overriding the CTLE Settings Used for CTLE Adaptation
- 7.5.23 Setting the Output Differential Voltage
- 7.5.24 Setting the Output De-emphasis Setting
- 7.6 Register Maps
- 8 Application and Implementation
- 9 Power Supply Recommendations
- 10Layout
- 11器件和文檔支持
- 12機械封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RHS|48
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RHS|48
訂購信息
1 特性
- 每個通道獨立鎖定至 10.3125Gbps
- 鎖定操作（通常不到 15ms）
- 低延遲（約 300ps）
- 具有自適應均衡功能，可在 5GHz 頻率下提供最高 34dB 的升壓
- 可調節(jié)的發(fā)送 VOD：600 至 1300mVp-p
- 可調節(jié)發(fā)送去加重功能：最高達 -12dB
- 典型功耗 (EQ + DFE + CDR + DE)：每通道 180mW
- 可編程的輸出極性反轉
- 輸入信號檢測，CDR 鎖定檢測/指示器
- 片上眼圖監(jiān)視器 (EOM)，偽隨機二進制序列 (PRBS) 發(fā)生器
- 2.5V±5% 單電源
- 系統(tǒng)管理總線 (SMbus)/EEPROM 配置模式
- 工作溫度范圍 -40°C 至 85°C
- 48 引腳、7mm x 7mm 超薄四方扁平無引線 (WQFN) 封裝
- 可輕松在中繼器與重定時器之間進行引腳兼容升級
- DS100RT410 (EQ + CDR + DE)：10.3125Gbps
- DS100DF410 (EQ + DFE + CDR + DE)：10.3125Gbps
- DS110RT410 (EQ + CDR + DE)：8.5–11.3Gbps
- DS110DF410 (EQ + DFE + CDR + DE)：8.5–11.3Gbps
- DS125RT410 (EQ + CDR + DE)：9.8–12.5Gbps
- DS125DF410 (EQ + DFE + CDR + DE)：9.8–12.5Gbps
- DS100BR410 (EQ + DE)：最高為 10.3125Gbps
2 應用
- 前端口 SFF 8431 (SFP+) 光學銅纜和直連銅纜
- 背板長度延長，數(shù)據(jù)重定時器
- 以太網(wǎng)：10GbE、1GbE
如需其他數(shù)據(jù)傳輸速率和數(shù)據(jù)傳輸協(xié)議，可使用重定時器系列的其他引腳兼容器件。
3 說明
DS100DF410 是一款具有集成信號調節(jié)功能的四通道重定時器。 每條通道均可獨立鎖定至 10.3125Gbps 數(shù)據(jù)傳輸速率，從而支持 10GbE。 該器件包括完全自適應的連續(xù)時間線性均衡器 (CTLE)、時鐘和數(shù)據(jù)恢復 (CDR) 電路以及發(fā)送去加重 (DE) 驅動器。 DS100DF410 還包括自校準 5 抽頭判決反饋均衡器 (DFE)，可在較長的、有損且存在串擾的高速串行鏈路中傳輸數(shù)據(jù)，比特誤差率 (BER) < 1×10-15。
可編程設置既可以通過 SMBus (I2C) 接口輕松應用，也可以通過外部 EEPROM 進行加載。 憑借片上眼圖監(jiān)視器和 PRBS 發(fā)生器，可以在系統(tǒng)調通或現(xiàn)場調試過程中實時測量高速串行數(shù)據(jù)。 DS100DF410 采用直通引腳和單電源，因此易于使用。
器件信息(1)
| 器件型號 | 封裝 | 封裝尺寸（標稱值） |
|---|---|---|
| DS100DF410SQ | WQFN (48) | 7.00mm x 7.00mm |
- 要了解所有可用封裝，請見數(shù)據(jù)表末尾的可訂購產(chǎn)品附錄。
典型應用圖
4 修訂歷史記錄
Changes from A Revision (February 2013) to B Revision
- Changed ESD 額定值表，特性描述部分，器件功能模式，應用和實施部分，電源相關建議部分，布局部分，器件和文檔支持部分以及機械、封裝和可訂購信息部分Go