ZHCSWL2 June 2024 DRV8421
PRODUCTION DATA
DRV8421A 處于活動狀態，直到電源關斷。DRV8421B 處于活動狀態，直到電源關斷，或 EN 引腳變為邏輯低電平，從而強制器件進入睡眠模式。在睡眠模式下，H 橋 FET 被禁用 (Hi-Z)。請注意，EN 引腳后必須經過 tSLEEP，器件才會進入睡眠模式。如果 EN 引腳變為邏輯高電平，DRV8421B 會自動退出睡眠模式。請注意，喚醒后必須經過 tWAKE，輸出狀態更改才會改變。
當 VVM 降至 VM UVLO 閾值 (VUVLO) 以下時，輸出驅動器和內部邏輯將復位。
| MODE | 條件 | H 橋 | VINT |
|---|---|---|---|
| 工作 | 4V < VVM < 18V nSLEEP 引腳 = 1 | 工作 | 工作 |
| 睡眠 | 4 V < VVM < 18 V EN 引腳 = 0 | 禁用 | 禁用 |
| 故障 | 滿足任何故障條件 | 禁用 | 取決于故障 |