ZHCSYD8 June 2025 DRV8363-Q1
ADVANCE INFORMATION
| 最小值 | 標稱值 | 最大值 | 單位 | |||
|---|---|---|---|---|---|---|
| tCLK | SCLK 最小周期 |
100 | ns | |||
| tCLKH | SCLK 最短高電平時間 | 50 | ns | |||
| tCLKL | SCLK 最短低電平時間 | 50 | ns | |||
| tSU_SDI | SDI 輸入數據設置時間 | 15 | ns | |||
| tH_SDI | SDI 輸入數據保持時間 | 25 | ns | |||
| tD_SDO | SDO 輸出數據延遲時間,CL = 20pF | SCLK 高電平至 SDO 有效,CL = 20pF | 0 | 50 | ns | |
| tSU_nSCS | nSCS 輸入設置時間 | 25 | ns | |||
| tH_nSCS | nSCS 輸入保持時間 | 25 | ns | |||
| tHI_nSCS | 低電平有效前的 nSCS 最短高電平時間 | 450 | ns | |||
| tACC_nSCS | nSCS 訪問時間 | nSCS 低電平至 SDO 就緒 | 50 | ns | ||
| tDIS_nSCS | nSCS 禁用時間 | nSCS 高電平至 SDO 高阻抗 | 50 | ns | ||