ZHCSUH0H August 2007 – July 2025 CDCE949 , CDCEL949
PRODUCTION DATA
CDCE949 和 CDCEL949 器件是基于 PLL 的低成本、高性能、模塊化可編程時鐘合成器、倍頻器和分頻器。該器件可從單個輸入頻率中生成多達九個輸出時鐘。借助四個集成的可配置 PLL 之一，可在系統內針對任何時鐘頻率（高達 230MHz）對每個輸出進行編程。
CDCEx949 具有單獨的輸出電源引腳 (VDDOUT)，對于 CDCEL949，此引腳上的電壓為 1.8V，而對于 CDCE949，此引腳上的電壓為 2.5V 至 3.3V。
該輸入接受一個外部晶體或 LVCMOS 時鐘信號。如果使用了外部晶振，對于大多數應用來說，一個片載負載電容器就足夠用了。負載電容器的值可在 0pF 至 20pF 的范圍內進行編程。此外，還可以選擇片上 VCXO，從而使輸出頻率與外部控制信號（即 PWM 信號）同步。
深 M/N 分頻比允許從基準輸入頻率（例如 27MHz）生成 0ppm 音頻和視頻、網絡（WLAN、Bluetooth、以太網、GPS）或接口（USB、IEEE1394、Memory Stick）時鐘。
所有 PLL 均支持展頻時鐘 (SSC)。SSC 可以是中心展頻或向下展頻時鐘。這是一種降低電磁干擾 (EMI) 的常用技術。
根據 PLL 頻率和分頻器設置，自動調整內部環路濾波器元件以實現高穩定性，并優化每個 PLL 的抖動傳輸特性。
為了輕松實現器件自定義來滿足應用需要，該器件支持使用非易失性 EEPROM 進行編程。CDCEx949 的內部 EEPROM 已預設為出廠默認配置（請參閱默認器件設置）。EEPROM 可以在 PCB 組裝之前重新編程為不同的應用配置，或者通過系統內編程進行重新編程。所有器件設置均可通過 SDA 和 SCL 總線（一種兩線制串行接口）進行編程。
可使用三個可編程控制輸入 S0、S1 和 S2 來控制操作的各個方面，包括頻率選擇、更改 SSC 參數以降低 EMI、PLL 旁路、斷電，以及在低電平或三態之間進行選擇以實現輸出禁用功能。
CDCEx949 在 1.8V 電壓下工作，工作溫度范圍為 –40°C 至 85°C。