UCC21551-Q1
- 通用:雙通道低側(cè)、雙通道高側(cè)或半橋驅(qū)動(dòng)器
- 具有符合 AEC-Q100 標(biāo)準(zhǔn)的下列結(jié)果
- 器件溫度 1 級(jí)
- 結(jié)溫范圍:–40°C 至 +150°C
- 高達(dá) 4A 峰值拉電流和 6A 峰值灌電流輸出
- 共模瞬態(tài)抗擾度 (CMTI) 大于 125V/ns
- 通道間爬電距離:
- 采用 DFJ28 封裝時(shí) >5.3mm
- 采用 DWK 封裝時(shí) >3.3mm
- 高達(dá) 25V 的 VDD 輸出驅(qū)動(dòng)電源
- 5V、8V、12V 和 17V VDD UVLO 選項(xiàng)
- 開(kāi)關(guān)參數(shù):
- 33ns 典型傳播延遲
- 5ns 最大脈寬失真
- 10μs 最大 VDD 上電延遲
- 針對(duì)所有電源的 UVLO 保護(hù)
- 電源時(shí)序快速啟用
UCC21551x-Q1 是具有可編程死區(qū)時(shí)間和寬溫度范圍的隔離式雙通道柵極驅(qū)動(dòng)器系列。該器件采用 4A 峰值拉電流和 6A 峰值灌電流來(lái)驅(qū)動(dòng)功率 MOSFET、SiC 和 IGBT 晶體管。
UCC21551x-Q1 可以配置為兩個(gè)低側(cè)驅(qū)動(dòng)器、兩個(gè)高側(cè)驅(qū)動(dòng)器或一個(gè)半橋驅(qū)動(dòng)器。輸入側(cè)通過(guò)一個(gè) 5kVRMS 隔離柵與兩個(gè)輸出驅(qū)動(dòng)器相隔離,其共模瞬態(tài)抗擾度 (CMTI) 的最小值為 125V/ns。DFJ28 封裝提供 >5.3mm 的通道間爬電以支持高電壓系統(tǒng)。
保護(hù)功能包括:電阻器可編程死區(qū)時(shí)間、同時(shí)關(guān)閉兩個(gè)輸出的禁用功能以及可抑制短于 5ns 的輸入瞬態(tài)的集成抗尖峰脈沖濾波器。所有電源都有 UVLO 保護(hù)。
憑借所有這些高級(jí)特性, UCC21551x-Q1器件能夠在各種各樣的電源應(yīng)用中實(shí)現(xiàn)高效率、高電源密度和穩(wěn)健性。
技術(shù)文檔
| 類型 | 標(biāo)題 | 下載最新的英語(yǔ)版本 | 日期 | |||
|---|---|---|---|---|---|---|
| * | 數(shù)據(jù)表 | UCC21551x-Q1 汽車級(jí) 4A、6A 增強(qiáng)型隔離式雙通道柵極驅(qū)動(dòng)器 數(shù)據(jù)表 (Rev. H) | PDF | HTML | 英語(yǔ)版 (Rev.H) | PDF | HTML | 2024年 10月 3日 |
| 證書(shū) | VDE Certificate for Reinforced Isolation for DIN EN IEC 60747-17 (Rev. Y) | 2025年 9月 22日 | ||||
| 應(yīng)用手冊(cè) | 汽車 PTC 加熱器模塊的設(shè)計(jì)注意事項(xiàng) | PDF | HTML | 英語(yǔ)版 | PDF | HTML | 2024年 12月 18日 | |
| 證書(shū) | CQC Certificate for UCC21551xx | 2024年 8月 27日 | ||||
| 功能安全信息 | UCC21551x-Q1 Functional Safety FIT Rate, FMD and Pin FMA | PDF | HTML | 2023年 9月 13日 | |||
| 應(yīng)用手冊(cè) | OBC DC/DC SiC MOSFET驅(qū)動(dòng)選型及供電設(shè)計(jì)要點(diǎn) | 2023年 1月 13日 |
設(shè)計(jì)和開(kāi)發(fā)
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UCC21551CQEVM-079 — UCC21551 4A、6A 雙通道隔離式柵極驅(qū)動(dòng)器評(píng)估模塊
UCC21551CQEVM 是包含多個(gè)測(cè)試點(diǎn)和跳線的雙層覆銅 PCB,用于全面評(píng)估 UCC21551 的功能。該 EVM 具有 PWM 輸入控制、板載可調(diào)電源、分立式 FET 插座、用于低側(cè)保護(hù)的外部有源鉗位、自舉高側(cè)、負(fù)柵極電壓功能、可配置死區(qū)時(shí)間開(kāi)關(guān)、EN/DIS 跳線以及用于 Wolfspeed XM3 SiC 半橋電源模塊的插座。經(jīng)過(guò)優(yōu)化的布局可最大限度地減小每個(gè)通道的環(huán)路面積,旁路電容器的放置可實(shí)現(xiàn)干凈清晰的信號(hào)讀取和最小的噪聲干擾。?
Application Guide: Dual-Channel Schematic and Layout Design Guidelines (Rev. A)
PSPICE-FOR-TI — PSpice? for TI 設(shè)計(jì)和仿真工具
借助?PSpice for TI 的設(shè)計(jì)和仿真環(huán)境及其內(nèi)置的模型庫(kù),您可對(duì)復(fù)雜的混合信號(hào)設(shè)計(jì)進(jìn)行仿真。創(chuàng)建完整的終端設(shè)備設(shè)計(jì)和原型解決方案,然后再進(jìn)行布局和制造,可縮短產(chǎn)品上市時(shí)間并降低開(kāi)發(fā)成本。?
在?PSpice for TI 設(shè)計(jì)和仿真工具中,您可以搜索 TI (...)
| 封裝 | 引腳 | CAD 符號(hào)、封裝和 3D 模型 |
|---|---|---|
| SOIC (DW) | 16 | Ultra Librarian |
| SOIC (DWK) | 14 | Ultra Librarian |
| SSOP (DFJ) | 28 | Ultra Librarian |
| SSOP (DFJ) | 28 | Ultra Librarian |
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