產品詳情

Configuration 2:1 SPDT Number of channels 1 Power supply voltage - single (V) 1.8, 2.5, 3.3, 5 Protocols Analog Ron (typ) (Ω) 6.5 CON (typ) (pF) 19.5 ON-state leakage current (max) (μA) 1 Supply current (typ) (μA) 1 Bandwidth (MHz) 300 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (A) 0.05 Rating Catalog Drain supply voltage (max) (V) 5.5 Supply voltage (max) (V) 5.5
Configuration 2:1 SPDT Number of channels 1 Power supply voltage - single (V) 1.8, 2.5, 3.3, 5 Protocols Analog Ron (typ) (Ω) 6.5 CON (typ) (pF) 19.5 ON-state leakage current (max) (μA) 1 Supply current (typ) (μA) 1 Bandwidth (MHz) 300 Operating temperature range (°C) -40 to 85 Input/output continuous current (max) (A) 0.05 Rating Catalog Drain supply voltage (max) (V) 5.5 Supply voltage (max) (V) 5.5
DSBGA (YZP) 8 2.8125 mm2 2.25 x 1.25 SSOP (DCT) 8 11.8 mm2 2.95 x 4 VSSOP (DCU) 8 6.2 mm2 2 x 3.1
  • 采用德州儀器 (TI) 的
    NanoFree?封裝
  • 1.65V 至 5.5V VCC運行
  • 高開關輸出電壓比
  • 高度線性
  • 高速，典型值為 0.5ns（在 VCC = 3V、
    CL = 50pF 時）
  • 低導通電阻，典型值為 6.5?
    （在 VCC = 4.5V 時）
  • 鎖斷性能超過 100mA，符合
    JESD 78 II 類規范的要求
  • 采用德州儀器 (TI) 的
    NanoFree?封裝
  • 1.65V 至 5.5V VCC運行
  • 高開關輸出電壓比
  • 高度線性
  • 高速，典型值為 0.5ns（在 VCC = 3V、
    CL = 50pF 時）
  • 低導通電阻，典型值為 6.5?
    （在 VCC = 4.5V 時）
  • 鎖斷性能超過 100mA，符合
    JESD 78 II 類規范的要求

該單通道 2:1 模擬多路復用器/多路解復用器適用于 1.65V 至 5.5V VCC運行環境。

SN74LVC2G53 器件可處理模擬信號和數字信號。該器件允許在任意方向傳輸振幅高達 5.5V（峰值）的信號。

NanoFree 封裝技術是 IC 封裝概念的一項重大突破，它將硅晶片用作封裝。

應用 包括信號門控、斬波、調制或解調（調制解調器）以及適用于模數和數模轉換系統的信號多路復用。

該單通道 2:1 模擬多路復用器/多路解復用器適用于 1.65V 至 5.5V VCC運行環境。

SN74LVC2G53 器件可處理模擬信號和數字信號。該器件允許在任意方向傳輸振幅高達 5.5V（峰值）的信號。

NanoFree 封裝技術是 IC 封裝概念的一項重大突破，它將硅晶片用作封裝。

應用 包括信號門控、斬波、調制或解調（調制解調器）以及適用于模數和數模轉換系統的信號多路復用。
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技術文檔

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選擇指南 Logic Guide (Rev. AB) 2017年 6月 12日
應用手冊 How to Select Little Logic (Rev. A) 2016年 7月 26日
應用手冊 Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
選擇指南 邏輯器件指南 2014 (Rev. AA) 最新英語版本 (Rev.AC) PDF | HTML 2014年 11月 17日
選擇指南 小尺寸邏輯器件指南 (Rev. E) 最新英語版本 (Rev.G) 2012年 7月 16日
用戶指南 LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
應用手冊 CMOS 非緩沖反向器在振蕩器電路中的使用 英語版 2006年 3月 23日
應用手冊 選擇正確的電平轉換解決方案 (Rev. A) 英語版 (Rev.A) 2006年 3月 23日
產品概述 Design Summary for WCSP Little Logic (Rev. B) 2004年 11月 4日
應用手冊 Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
用戶指南 Signal Switch Data Book (Rev. A) 2003年 11月 14日
更多文獻資料 SN74LVC1G3157 and SNS74LVC2G53 SPDT Analog Switches 2003年 6月 12日
用戶指南 LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 2002年 12月 18日
應用手冊 Texas Instruments Little Logic Application Report 2002年 11月 1日
應用手冊 TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
更多文獻資料 Standard Linear & Logic for PCs, Servers & Motherboards 2002年 6月 13日
應用手冊 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 2002年 5月 22日
應用手冊 Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 2002年 5月 10日
更多文獻資料 STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 2002年 3月 27日
應用手冊 Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
應用手冊 Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
應用手冊 CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
應用手冊 LVC Characterization Information 1996年 12月 1日
應用手冊 Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
應用手冊 Live Insertion 1996年 10月 1日
設計指南 Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
應用手冊 Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日
選擇指南 Logic Guide (Rev. AC) PDF | HTML 1994年 6月 1日

設計和開發

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評估板

DIP-ADAPTER-EVM — DIP 適配器評估模塊

借助 DIP-Adapter-EVM 加快運算放大器的原型設計和測試，該 EVM 有助于快速輕松地連接小型表面貼裝 IC 并且價格低廉。您可以使用隨附的 Samtec 端子板連接任何受支持的運算放大器，或者將這些端子板直接連接至現有電路。

DIP-Adapter-EVM 套件支持六種常用的業界通用封裝，包括：

  • D 和 U (SOIC-8)
  • PW (TSSOP-8)
  • DGK（MSOP-8、VSSOP-8）
  • DBV（SOT23-6、SOT23-5 和 SOT23-3）
  • DCK（SC70-6 和 SC70-5）
  • DRL (SOT563-6)
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評估板

TL16C750EEVM — TL16C750E 128 字節 FIFO 分數波特率 UART 評估模塊

借助此 EVM，用戶能夠評估 TL16C750E 器件及其特性。該 EVM 包括一個板載 3.3V LDO，還能對在更高電壓軌上運行的處理器進行電平轉換。
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接口適配器

LEADED-ADAPTER1 — 表面貼裝轉 DIP 接頭適配器，用于快速測試 TI 的 5、8、10、16 和 24 引腳引線式封裝。

EVM-LEADED1 電路板可用于對 TI 的常見引線式封裝進行快速測試和電路板試驗。? 該電路板具有足夠的空間，可將 TI 的 D、DBQ、DCT、DCU、DDF、DGS、DGV 和 PW 表面貼裝封裝轉換為 100mil DIP 接頭。?????

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接口適配器

LEADLESS-ADAPTER1 — 表面貼裝轉 DIP 接頭適配器，用于測試 TI 的 6、8、10、12、14、16 和 20 引腳無引線封裝

EVM-LEADLESS1 板可用于對 TI 的常見無引線封裝進行快速測試和電路板試驗。? 該評估板有足夠的空間，可將 TI 的 DRC、DTP、DQE、RBW、RGY、RSE、RSV、RSW RTE、RTJ、RUK、RUC、RUG、RUM、RUT 和 YZP 表面貼裝封裝轉為 100mil DIP 接頭。
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仿真模型

SN74LVC2G53 IBIS Model

SCEM481.ZIP (99 KB) - IBIS Model
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參考設計

TIDA-01022 — 適用于 DSO、雷達和 5G 無線測試系統的靈活 3.2GSPS 多通道 AFE 參考設計

此高速多通道數據采集參考設計可實現最佳系統性能。系統設計人員需要考慮關鍵的設計參數，如高速多通道時鐘生成功能的時鐘抖動和偏斜，這會影響整個系統的 SNR、SFDR、通道間偏斜和確定性延遲。此參考設計演示了多通道 AFE 和時鐘解決方案，采用具有 JESD204B 的高速數據轉換器、高速放大器、高性能時鐘和低噪聲電源解決方案，可實現最佳系統性能
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參考設計

TIDA-01023 — 適用于雷達和 5G 無線測試儀的高通道數 JESD204B 時鐘生成參考設計

高速多通道應用需要低噪聲、可擴展且可進行精確通道間偏移調節的時鐘解決方案，以實現最佳系統 SNR、SFDR 和 ENOB。該參考設計使用一個主時鐘器件和多個從時鐘器件，支持高通道數 JESD204B 同步時鐘。該設計采用 TI 的 LMK04828 時鐘抖動清除器和帶有集成式 VCO 的 LMX2594 寬帶 PLL，可提供多通道 JESD204B 時鐘，能夠實現低于 10ps 的時鐘間偏移。此設計在 3GSPS 環境中經過 TI ADC12DJ3200 EVM 的檢測，具有更好的 SNR 性能，通道間偏移低于 (...)
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參考設計

TIDA-01024 — 適用于雷達和 5G 無線測試儀的高通道數 JESD204B 菊花鏈時鐘參考設計

高速多通道應用需要低噪聲、可擴展且可進行精確通道間偏移調節的時鐘解決方案，以實現最佳系統 SNR、SFDR 和 ENOB。該參考設計支持在菊花鏈配置中增加 JESD204B 同步時鐘。該設計采用 TI 的 LMK04828 時鐘抖動清除器和帶有集成式 VCO 的 LMX2594 寬帶 PLL，可提供多通道 JESD204B 時鐘，能夠實現低于 10ps 的時鐘間偏移。此設計在 3GSPS 環境中經過 TI ADC12DJ3200 EVM 的檢測，具有更好的 SNR 性能，通道間偏移低于 (...)
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參考設計

TIDA-01027 — 可最大限度提升 12.8GSPS 數據采集系統性能的低噪聲電源參考設計

此參考設計展示了用于能超過 12.8GSPS 的超高速數據采集 (DAQ) 系統的高效率、低噪聲五軌電源設計。該電源直流/直流轉換器進行了頻率同步和相移，從而最大限度降低輸入電流紋波并控制頻率內容。使用高性能的 HotRod-? 封裝技術可將任何潛在的輻射電磁干擾 (EMI) 降至最低。
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參考設計

TIDA-01028 — 適用于高速示波器和寬帶數字轉換器的 12.8GSPS 模擬前端參考設計

此參考設計提供了一個可實現 12.8GSPS 采樣率的交錯射頻采樣模數轉換器 (ADC) 的實用示例。這一方案可通過時序交錯兩個射頻采樣 ADC 來完成。交錯處理需要在 ADC 之間進行相移，此參考設計通過 ADC12DJ3200 的無噪聲孔徑延遲調節（tAD 調節）功能來實現這一點。此功能還可用于最大限度地減少交錯 ADC 常見的失配問題，從而盡可能提升 SNR、ENOB 和 SFDR 性能。此參考設計還采用了一套支持 JESD204B 的低相位噪聲時鐘樹。其采用 LMX2594 寬帶 PLL 和 LMK04828 合成器以及抖動清除器。
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參考設計

TIDA-010128 — 適用于 12 位數字轉換器的可擴展 20.8GSPS 參考設計

此參考設計介紹采用時序交錯配置射頻采樣模數轉換器 (ADC) 的 20.8GSPS 采樣系統。時序交錯法是一種經實踐檢驗可提高采樣率的傳統方法，然而，匹配個別 ADC 失調電壓、增益和采樣時間不匹配是實現性能的關鍵。隨著采樣時鐘頻率的增加，交錯復雜性也隨之增加。ADC 之間的相位匹配是實現更出色的 SFDR 和 ENOB 的關鍵規格之一。本參考設計通過采用簡化 20.8GSPS 交錯實施的 19fs 精確相位控制措施，在 ADC12DJ5200RF 上應用了無噪聲孔徑延遲調節功能。本參考設計基于符合 12 位系統性能要求的 LMK04828 和 LMX2594，采用了板載低噪聲 (...)
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參考設計

TIDA-010122 — 同步多通道射頻系統數據轉換器 DDC 和 NCO 特性的參考設計

由于 5G 的興起，大規模多輸入多輸出 (mMIMO)、相控陣雷達和通信有效載荷等應用需要進行相應的調整，由此帶來了同步設計挑戰，該參考設計可解決這些挑戰。典型射頻前端包括模擬域中的天線、低噪聲放大器 (LNA)、混頻器、本機振蕩器 (LO)，以及數字域中的模數轉換器、數字控制振蕩器 (NCO) 和數字下變頻器 (DDC)。要實現總體系統同步，這些數字塊需要與系統時鐘進行同步。該參考設計使用 ADC12DJ3200 數據轉換器，通過將片上 NCO 與 SYNC~ 進行同步獲得確定性延遲，以此在多個接收器上實現小于 5ps 的通道間偏移，并使用無噪聲孔徑延遲調節（tAD (...)
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原理圖: PDF
參考設計

TIDA-010131 — 適用于雷達和無線 5G 測試儀的多通道射頻收發器時鐘參考設計

相控陣雷達、無線通信測試儀和電子戰等高速終端設備的模擬前端需要同步的多收發器信號鏈。每個收發器信號鏈都包括高速模數轉換器 (ADC)、數模轉換器 (DAC) 和時鐘子系統。時鐘子系統提供具有精確延遲調整的低噪聲采樣時鐘，以實現極低的通道間偏移和出色的系統性能，如信噪比 (SNR)、無雜散動態范圍 (SFDR)、IMD3 和有效位數 (ENOB) 等。此參考設計通過 AFE7444 EVM 展示了多通道 JESD204B 時鐘生成和系統性能。通過高達 2.6GHz 射頻的 6GSPS/3GSPS DAC/ADC 時鐘實現的優于 10ps 的通道間偏移，并且 SNR 和 SFDR 等系統性能與 (...)
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封裝 引腳 CAD 符號、封裝和 3D 模型
DSBGA (YZP) 8 Ultra Librarian
SSOP (DCT) 8 Ultra Librarian
VSSOP (DCU) 8 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續可靠性監測
包含信息：
  • 制造廠地點
  • 封裝廠地點

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支持和培訓

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