SN74HC112

正在供貨

具有清零和預設功能的雙通道 J-K 下降沿觸發器

產品詳情

Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (μA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 2 Technology family HC Supply voltage (min) (V) 2 Supply voltage (max) (V) 6 Input type LVTTL/CMOS Output type Push-Pull Clock frequency (MHz) 24 Supply current (max) (μA) 40 IOL (max) (mA) 4 IOH (max) (mA) -4 Features Balanced outputs, Clear, High speed (tpd 10-50ns), Negative edge triggered, Positive input clamp diode, Preset Operating temperature range (°C) -40 to 85 Rating Catalog
PDIP (N) 16 181.42 mm2 19.3 x 9.4 SOIC (D) 16 59.4 mm2 9.9 x 6
  • 2V 至 6V 的寬工作電壓范圍
  • 輸出可驅動多達 10 個 LSTTL 負載
  • 低功耗，ICC 最大值為 40μA
  • tpd典型值 = 13ns
  • 5V 時，輸出驅動為 ±4mA
  • 低輸入電流，最大值 1 μA
  • 2V 至 6V 的寬工作電壓范圍
  • 輸出可驅動多達 10 個 LSTTL 負載
  • 低功耗，ICC 最大值為 40μA
  • tpd典型值 = 13ns
  • 5V 時，輸出驅動為 ±4mA
  • 低輸入電流，最大值 1 μA

SNx4HC112 器件包含兩個獨立的 J-K 負邊沿觸發式觸發器。預設 (PRE) 或清零 (CLR) 輸入端的低電平會設置或復位輸出，不受其他輸入端的電平的影響。當 PRE 和 CLR 處于非有效狀態（高電平）時，滿足設置時間要求的 J 和 K 輸入端數據將在時鐘 (CLK) 脈沖的負向邊沿傳輸到輸出端。時鐘觸發在一定電壓電平下發生，與 CLK 脈沖的下降時間沒有直接關系。經過保持時間間隔后，可以更改 J 和 K 輸入端的數據而不影響輸出端的電平。這些多功能觸發器通過將 J 和 K 連接到高電平來作為切換觸發器運行。

SNx4HC112 器件包含兩個獨立的 J-K 負邊沿觸發式觸發器。預設 (PRE) 或清零 (CLR) 輸入端的低電平會設置或復位輸出，不受其他輸入端的電平的影響。當 PRE 和 CLR 處于非有效狀態（高電平）時，滿足設置時間要求的 J 和 K 輸入端數據將在時鐘 (CLK) 脈沖的負向邊沿傳輸到輸出端。時鐘觸發在一定電壓電平下發生，與 CLK 脈沖的下降時間沒有直接關系。經過保持時間間隔后，可以更改 J 和 K 輸入端的數據而不影響輸出端的電平。這些多功能觸發器通過將 J 和 K 連接到高電平來作為切換觸發器運行。
下載 觀看帶字幕的視頻 視頻

您可能感興趣的相似產品

open-in-new 比較替代產品
功能與比較器件相同，但引腳排列有所不同
CD74HC73 正在供貨 具有復位功能的高速 CMOS 邏輯雙通道下降沿 J-K 觸發器 Voltage range (2V to 6V), average drive strength (8mA), average propagation delay (20ns)

技術文檔

star =有關此產品的 TI 精選熱門文檔
未找到結果。請清除搜索并重試。
查看全部 18
類型 標題 下載最新的英語版本 日期
* 數據表 SNx4HC112 具有清零和預設功能的雙路 J-K 負邊沿觸發式觸發器 數據表 (Rev. I) PDF | HTML 英語版 (Rev.I) PDF | HTML 2024年 9月 25日
應用手冊 慢速或浮點 CMOS 輸入的影響 (Rev. E) PDF | HTML 英語版 (Rev.E) 2025年 3月 26日
應用手冊 Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 2022年 12月 15日
選擇指南 Logic Guide (Rev. AB) 2017年 6月 12日
應用手冊 Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
選擇指南 邏輯器件指南 2014 (Rev. AA) 最新英語版本 (Rev.AC) PDF | HTML 2014年 11月 17日
用戶指南 LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
應用手冊 Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
用戶指南 Signal Switch Data Book (Rev. A) 2003年 11月 14日
應用手冊 HCMOS Design Considerations (Rev. A) 2002年 9月 9日
應用手冊 TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
應用手冊 CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
應用手冊 使用邏輯器件進行設計 (Rev. C) 1997年 6月 1日
應用手冊 Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
應用手冊 Live Insertion 1996年 10月 1日
應用手冊 SN54/74HCT CMOS Logic Family Applications and Restrictions 1996年 5月 1日
應用手冊 Using High Speed CMOS and Advanced CMOS in Systems With Multiple Vcc 1996年 4月 1日
選擇指南 Logic Guide (Rev. AC) PDF | HTML 1994年 6月 1日

設計和開發

如需其他信息或資源，請點擊以下任一標題進入詳情頁面查看（如有）。

評估板

14-24-LOGIC-EVM — 采用 14 引腳至 24 引腳 D、DB、DGV、DW、DYY、NS 和 PW 封裝的邏輯產品通用評估模塊

14-24-LOGIC-EVM 評估模塊 (EVM) 設計用于支持采用 14 引腳至 24 引腳 D、DW、DB、NS、PW、DYY 或 DGV 封裝的任何邏輯器件。

用戶指南: PDF | HTML
英語版 (Rev.B): PDF | HTML
TI.com 上無現貨
參考設計

TIDA-01171 — 交流耦合 RS-485 參考設計

TIDA-01171 參考設計可在交流耦合鏈路上實現 RS-485 通信，即使在數據速率極低的情況下也可實現此用途。? 即使節點之間存在較大的接地電勢差，此參考設計也能實現節點通信。? 采用交流耦合還有助于為收發器提供總線故障保護，否則總線故障可能會導致高壓電源出現直接短路。
設計指南: PDF
原理圖: PDF
封裝 引腳 CAD 符號、封裝和 3D 模型
PDIP (N) 16 Ultra Librarian
SOIC (D) 16 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續可靠性監測
包含信息：
  • 制造廠地點
  • 封裝廠地點

支持和培訓

視頻