LP3878-ADJ

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具有使能功能的 800mA、16V、可調節低壓降穩壓器

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功能與比較器件相同，但引腳排列有所不同
TLV767 正在供貨 具有可調節輸出和固定輸出的 1A、16V 正電壓低壓降 (LDO) 線性穩壓器 Better PSRR

產品詳情

Rating Catalog Vin (max) (V) 16 Vin (min) (V) 2.5 Iout (max) (A) 0.8 Output options Adjustable Output, Fixed Output Vout (max) (V) 5.5 Vout (min) (V) 1 Fixed output options (V) 5.5 Noise (μVrms) 18 PSRR at 100 KHz (dB) 35 Iq (typ) (mA) 5.5 Features Enable Thermal resistance θJA (°C/W) 43 Load capacitance (min) (μF) 10 Regulated outputs (#) 1 Accuracy (%) 3 Dropout voltage (Vdo) (typ) (mV) 475 Operating temperature range (°C) -40 to 125
Rating Catalog Vin (max) (V) 16 Vin (min) (V) 2.5 Iout (max) (A) 0.8 Output options Adjustable Output, Fixed Output Vout (max) (V) 5.5 Vout (min) (V) 1 Fixed output options (V) 5.5 Noise (μVrms) 18 PSRR at 100 KHz (dB) 35 Iq (typ) (mA) 5.5 Features Enable Thermal resistance θJA (°C/W) 43 Load capacitance (min) (μF) 10 Regulated outputs (#) 1 Accuracy (%) 3 Dropout voltage (Vdo) (typ) (mV) 475 Operating temperature range (°C) -40 to 125
HSOIC (DDA) 8 29.4 mm2 4.9 x 6 WSON (NGT) 8 16 mm2 4 x 4
  • 輸入電源電壓：2.5V 至 16V
  • 輸出電壓范圍：1V 至 5.5V
  • 設計用于與低等效串聯電阻 (ESR) 陶瓷電容搭配使用
  • 極低輸出噪聲
  • 8 引腳小外形尺寸 (SO) PowerPAD 和晶圓級小外形無引線 (WSON) 表面貼裝封裝
  • 關斷模式下的靜態電流 < 10μA
  • 任意負載條件下的接地引腳電流均較低
  • 過溫和過流保護
  • -40°C 至 125°C 的工作結溫范圍

應用

  • 專用集成電路 (ASIC) 電源：
    • 臺式機、筆記本電腦和圖形卡
    • 機頂盒、打印機和復印機
  • 數字信號處理 (DSP) 和現場可編程門陣列 (FPGA) 電源
  • 開關模式電源 (SMPS) 后置穩壓器
  • 醫療儀器
  • 輸入電源電壓：2.5V 至 16V
  • 輸出電壓范圍：1V 至 5.5V
  • 設計用于與低等效串聯電阻 (ESR) 陶瓷電容搭配使用
  • 極低輸出噪聲
  • 8 引腳小外形尺寸 (SO) PowerPAD 和晶圓級小外形無引線 (WSON) 表面貼裝封裝
  • 關斷模式下的靜態電流 < 10μA
  • 任意負載條件下的接地引腳電流均較低
  • 過溫和過流保護
  • -40°C 至 125°C 的工作結溫范圍

應用

  • 專用集成電路 (ASIC) 電源：
    • 臺式機、筆記本電腦和圖形卡
    • 機頂盒、打印機和復印機
  • 數字信號處理 (DSP) 和現場可編程門陣列 (FPGA) 電源
  • 開關模式電源 (SMPS) 后置穩壓器
  • 醫療儀器

LP3878-ADJ 是一款 800mA 可調輸出穩壓器，設計用于使需要低至 1V 輸出電壓的應用獲得高性能和低噪聲。

憑借優化的垂直集成 PNP (VIP) 工藝，LP3878-ADJ 提供了以下出色性能： 接地引腳電流：800mA 負載下的典型值為 5.5mA；100µA 負載下的典型值為 180µA。 低功耗關斷：當 SHUTDOWN 引腳拉為低電平時，LP3878-ADJ 消耗的靜態電流不到 10μA。精密輸出：確保室溫下的輸出電壓精度為 1%。 低噪聲：使用 10nF 旁路電容后，寬帶輸出噪聲僅為 18μV（典型值）。

LP3878-ADJ 是一款 800mA 可調輸出穩壓器，設計用于使需要低至 1V 輸出電壓的應用獲得高性能和低噪聲。

憑借優化的垂直集成 PNP (VIP) 工藝，LP3878-ADJ 提供了以下出色性能： 接地引腳電流：800mA 負載下的典型值為 5.5mA；100µA 負載下的典型值為 180µA。 低功耗關斷：當 SHUTDOWN 引腳拉為低電平時，LP3878-ADJ 消耗的靜態電流不到 10μA。精密輸出：確保室溫下的輸出電壓精度為 1%。 低噪聲：使用 10nF 旁路電容后，寬帶輸出噪聲僅為 18μV（典型值）。

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白皮書 Using Power to Improve Signal-Path Performance 2006年 8月 1日

設計和開發

如需其他信息或資源，請點擊以下任一標題進入詳情頁面查看（如有）。

仿真模型

LP3878-ADJ PSpice Transient Model (Rev. A)

SNVMBD2A.ZIP (669 KB) - PSpice Model
下載
仿真模型

LP3878-ADJ Unencrypted PSpice Transient Model (Rev. A)

SNVMBD1A.ZIP (2 KB) - PSpice Model
下載
CAD/CAE 符號

High-IF Sub-sampling Receiver Subsystem CAD Files

SNAC012.ZIP (3259 KB)
下載
參考設計

TIDA-00360 — 具有 16 位 ADC 和 100MHz IF 帶寬的 700–2700MHz 雙通道接收器參考設計

隨著客戶對無線網絡提供更快數據鏈路的需求不斷增長，這促使收發器硬件實現要求越來越嚴苛的性能，并且具有足夠的帶寬以支持更大的標準化多載波頻段（在某些情況下具有頻段聚合）以及足夠的接收器靈敏度和動態范圍，從而在存在強阻塞信號（這在繁忙環境中很常見）的情況下正常工作。該參考設計介紹了具有 16 位采樣器且可實現 100MHz 以上帶寬的射頻 (RF) 接收器參考設計，其中包括下變頻混頻器、數字可變增益放大器 (DVGA)、高速流水線模數轉換器 (ADC)、本地振蕩器 (LO) 射頻合成器和抖動清除時鐘發生器。
設計指南: PDF
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參考設計

TIDA-00531 — 線性穩壓器作為動態電壓調節電源參考設計

TIDA-00531 參考設計采用了動態電壓調節 (DVS) 作為電源 CPU/DSP 內核電壓的電源管理解決方案。
設計指南: PDF
原理圖: PDF
參考設計

TIDA-00431 — 參考設計 - 采用 8GHz 直流耦合全差分放大器的 RF 采樣 4GSPS ADC

寬帶射頻 (RF) 接收器有助于極大提升無線電設計中的靈活性。較寬的瞬時帶寬支持靈活調節而無需改動硬件且能夠以間隔較大的頻率捕獲多個通道。

此參考設計介紹了一個寬帶射頻接收器，該接收器利用 4 GSPS 模數轉換器 (ADC) 并具有一個 8GHz 直流耦合全差動放大器前端。放大器前端提供信號增益并允許采集下行到直流的信號，而平衡-非平衡變壓器耦合輸入則做不到這一點。

設計指南: PDF
原理圖: PDF
參考設計

TIDA-00988 — 160MHz 帶寬無線信號測試器參考設計

該參考設計使用有源平衡-非平衡變壓器放大器 (LMH5401)、LC 帶通濾波器、16 位 ADC (ADC31JB68) 以及時鐘清除器和發生器 PLL (LMK04828) 為標準無線信號測試器實現了 IF 子系統。使用調制信號的測量演示了具有高星座清晰度的信號接收和足夠測試廣泛的標準信號類型（包括 802.11ac (Wi-Fi)、藍牙、Zigbee 以及 UMTS 和 LTE 等常見移動標準）的 MER。
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參考設計

TIDA-00597 — 適用于時鐘發生器的低噪聲電源解決方案參考設計

TIDA-00597 可為時鐘發生器提供噪聲非常低的輸出電源。
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參考設計

TIDA-00432 — 將 Xilinx 平臺應用于相位陣列雷達系統以實現 JESD204B 千兆次采樣 ADC 的同步

此系統級設計展示了如何使用 Xilinx VC707 平臺一起同步兩個 ADC12J4000 評估模塊 (EVM)。此設計文檔介紹了必要的硬件修改和器件配置，包括時鐘方案。此設計顯示了每個 EVM 的示例配置文件。此設計介紹了 FPGA 固件，并顯示相關的 Xilinx IP 塊配置參數。此外還顯示并分析了在實際硬件上采集的數據，測試結果顯示出 50ps 內的同步，未使用特性化電纜，也未校準傳播延遲。
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參考設計

TIDA-00353 — JESD204B 串行鏈路的均衡器優化

采用均衡技術可以有效地補償數據轉換器的 JESD204B 高速串行接口中的信道損耗。此參考設計采用了 ADC16DX370 雙 16 位 370 MSPS 模數轉換器 (ADC)，該轉換器利用去加重均衡技術來準備供傳輸的 7.4 Gbps 串行數據。通過配置，用戶可以優化輸出驅動器的去加重設置 (DEM) 和輸出電壓擺幅設置 (VOD)，以便反向匹配信道特征。實驗表明可通過 20 英寸 FR-4 材料以全數據速率接收清晰的數據眼圖。
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參考設計

TIDA-00153 — 采用高速 ADC 的 JESD204B 鏈路延時設計

JESD204B 鏈路是數據轉換器數字接口的最新趨勢。這些鏈路利用高速串行數字技術提供很大的益處（包括增大的信道密度）。此參考設計解決了其中一個采用新接口的挑戰：理解并設計鏈路延遲。一個示例實現了確定性延遲，確定包含德州儀器 (TI) LM97937 ADC 和 Xilinx Kintex 7 FPGA 的系統的鏈路延遲。
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封裝 引腳 CAD 符號、封裝和 3D 模型
HSOIC (DDA) 8 Ultra Librarian
WSON (NGT) 8 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續可靠性監測
包含信息：
  • 制造廠地點
  • 封裝廠地點

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支持和培訓

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